1. ESD基础知识
提到ESD，很多刚入行的工程师觉得它很抽象。其实没那么复杂。
静电放电，说白了就是电荷瞬间转移的过程。两个物体接触又分开时，一个物体带正电，另一个带负电。当它们再次靠近，或者通过导体接触，电荷就会“哗”地一下流过去。这种放电你天天都能遇到——冬天脱毛衣的啪啪声，摸门把手被电一下，都是ESD。
但在芯片世界里，这个“啪”一下，可能就让几万块钱的样品报废了。我刚开始做测试时，有一次拿了块板子直接往防静电台面上放，结果听见“啪”一声，芯片IO口直接短路了。嗯，从那以后我再也不敢不戴手环了。
1.1 静电放电原理
ESD的本质是电荷的快速中和。一个带静电的物体（比如人体）靠近另一个导体（比如芯片引脚），两者之间电势差极大。当间隙被击穿，电流在纳秒级别内达到几安甚至几十安。你想想看，芯片内部走线才多细？这种电流密度，足以把金属熔断、把氧化层击穿。
常见的静电放电模型有三种：
| 模型 | 电容典型值 | 电阻典型值 | 放电峰值电流 | 典型场景 |
|---|---|---|---|---|
| 人体模型（HBM） | 100 pF | 1.5 kΩ | 几安 | 人体接触芯片管脚 |
| 机器模型（MM） | 200 pF | 0 Ω | 十几安 | 金属工具接触管脚 |
| 充电器件模型（CDM） | 器件自身对地电容 | 极低 | 几十安甚至上百安 | 芯片在料管中摩擦带电后接地 |
我个人的经验是，HBM是最早的标准，但实际测试中CDM才是杀手。你嘴上说HBM能过2kV，可一旦CDM测试没做好，产线上照样一堆失效。为什么？因为CDM放电速度太快了，slew rate极高，内部栅氧化层根本来不及反应。
1.2 ESD对芯片的影响
ESD造成的失效，可以分成两大类：硬失效和软失效。
- 硬失效：栅氧化层击穿（短路到衬底），金属熔化（开路），PN结烧毁。这种肉眼就能看到，比如芯片上有个小黑点。
- 软失效：阈值电压漂移，漏电流增大，信号抖动变差。这种最坑人——测功能可能通过，但长时间工作后慢慢就挂了。
我记得有一次客户退回一批样品，说芯片上电后半小时内会出现逻辑错误。我们查了半个月，最后发现是ESD打伤了内部反相器的驱动管，导致上升沿变慢。你看，ESD的隐形伤害比直接打坏更讨厌。
关键指标：通常芯片的ESD承受能力以HBM 2kV、CDM 500V为最低门槛。但根据JEDEC JESD22-A114和A115标准，实际测试等级分为不同的Class。
为什么ESD会对芯片产生这么大伤害？我画了个简单的因果链：
电荷积累 → 电势差 → 空气/介质击穿 → 瞬时大电流 → 焦耳热（局部温升可达上千度）→ 材料熔融/击穿 → 器件失效。
这里面最关键的一环是“瞬时大电流”。电流流过芯片内部，会在电阻上产生电压降（IR drop），如果这个电压超过栅氧的击穿电压（通常<10V），栅氧就穿了。说白了，ESD就是个能量传递过程，能量大了，什么保护都扛不住。
1.3 ESD防护结构
既然ESD这么可怕，芯片里肯定要设计防护结构。常见的防护方式有两种：泄放型和箝位型。
- 泄放型：把ESD电流直接引到VSS或VDD，比如二极管、GGNMOS（栅接地的NMOS）。
- 箝位型：把电压钳制在安全范围内，比如齐纳二极管、SCR（硅控整流器）。
我建议初学者记住这张对比表：
| 防护器件 | 优点 | 缺点 | 适用模型 |
|---|---|---|---|
| 二极管 | 结构简单，响应快 | 只能单向，寄生电容大 | HBM |
| GGNMOS | 面积小，工艺兼容 | 触发电压高，回滞效应 | HBM, MM |
| SCR | 单位面积泄放能力最强 | 闩锁风险，工艺调校难 | CDM |
| RC触发MOS | 可精确控制触发电压 | 需要额外RC网络，占用面积 | 全模型 |
实战经验：我在做ATE测试方案时，经常遇到一个坑：芯片内部保护结构正常，但测试板上的走线路径太长，寄生电感导致ESD能量没法及时泄放到地。结果芯片明明设计能过2kV，在测试座上却打坏。解决办法是——测试板上布ESD专用地平面，走线尽量短而宽。
注意：千万不要以为用了ESD保护结构就万事大吉。保护结构本身也会被ESD打坏。你需要确保保护路径的寄生电阻足够低，让电流优先走保护路径。否则电流窜到内部电路，保护就形同虚设。
说了这么多，我觉得有必要把这一章的核心知识串起来。你可以把它看作一个“ESD知识框架”：
好，有了这个框架，你再看后续的ATE测试方案设计，就不会觉得无头绪了。后面的章节我们会围绕这些知识，一步步搭建出自动化测试的流程和脚本。不过别急着往后翻，先把ESD的基础打牢再说。