第三章 PCB材料与损耗：三个关键参数
做高速设计久了，你会发现一个扎心的现实——材料才是决定信号能跑多远的最根本因素。你拓扑再优，端接再准，如果PCB板材没选对，一切都是白费。我刚开始做10Gbps设计时，就吃过这个亏。本以为FR4撑一撑没问题，结果板子回来，眼图基本是闭的。嗯，那次教训很深刻。
这一章的核心就是三个参数：介电常数(Dk)、损耗角正切(Df)和铜箔粗糙度。你想想看，信号在板子上走，损耗的根源在哪里？一部分被介质吸收，一部分被导体吃掉。前面那个看Df，后面那个看铜箔粗糙度。至于Dk，它不直接产生损耗，但它决定了信号的传播速度，还会影响阻抗，间接影响反射损耗。
一句话记牢：Dk决定速度，Df决定介质损耗，粗糙度决定导体损耗。三者合起来，就是你最关心的插损。
3.1 介电常数 Dk：不直接产生损耗，但处处影响着它
很多人一提到Dk，就只看它对阻抗的影响。其实Dk还有个更隐蔽的作用——它决定了信号在介质中的传播速度。速度这东西，本身不产生损耗，但如果你走线长度固定，速度越快，延迟越小，等效波长就越长。这会影响谐振、串扰，甚至反射。
我个人习惯，在评估Dk时最关注的是它的稳定性和一致性。为什么？你看下面的表就明白了。
| 材料等级 | Dk 典型值 (1GHz) | Dk 随频率变化 | 适用速率 | 典型应用 |
|---|---|---|---|---|
| 普通 FR4 | 4.2 ~ 4.5 | 波动大 (±0.3) | ≤ 3 Gbps | 低速数字、消费电子 |
| 中端 FR4 | 4.0 ~ 4.2 | 中等 (±0.15) | 3 ~ 8 Gbps | 千兆以太网、PCIe Gen2 |
| M4 / 370HR | 3.6 ~ 3.8 | 较稳定 (±0.08) | 8 ~ 16 Gbps | SerDes、DDR4 |
| M6 / 低损材料 | 3.2 ~ 3.5 | 非常稳定 (±0.03) | 16 ~ 28 Gbps | PCIe Gen4/5、25G以太网 |
| 超低损材料 (Megtron 7, Tachyon) | 3.0 ~ 3.3 | 极稳定 (±0.01) | 28 Gbps以上 | 112G PAM4 背板、高速射频 |
个人经验：我遇到过厂商给的Dk数据在1GHz下测试是4.0，但实际到10GHz时已经漂到了4.4。用那个数据算出来的阻抗，板子做出来差了8欧姆。所以我的建议是——向厂商要Dk vs 频率的曲线，不要只看一个点。
3.2 损耗角正切 Df：介质损耗的罪魁祸首
Df，也叫损耗因子。说白了，就是材料有多“吸”信号的能量。信号经过PCB时，一部分能量会被介质材料本身的分子极化运动给消耗掉。Df越大，消耗越多。
这里有个简单的公式，帮你理解Df怎么影响损耗：
介质损耗 (dB/inch) ∝ Df × 频率 × √Dk看到了吗？Df和频率是相乘的关系。所以频率越高，Df造成的损耗就越致命。这也是为什么10Gbps以上的设计，你不能再用普通FR4的原因——它的Df高达0.02，到了5GHz以上，插损大得吓人。
注意：千万不要只看厂商宣传的“低损耗”就盲目使用。我拿到一个材料时，会做三件事：先看它的Df在目标频率下是多少，再看它的Df在高温下的变化，最后看它的Df随湿度变化的情况。很多材料的坑就在这里——常温下数据漂亮，一上高温高湿，Df直接翻倍。
常见材料的Df对比
| 材料类型 | Df 典型值 (10GHz) | 相对成本 | 适用场景 |
|---|---|---|---|
| 普通 FR4 | 0.018 ~ 0.022 | 1x | 低速、消费电子 |
| 中端 FR4 | 0.012 ~ 0.016 | 1.5x ~ 2x | 3~8Gbps、中等要求 |
| M4 级 | 0.008 ~ 0.012 | 2x ~ 3x | 8~16Gbps、SerDes |
| M6 级 | 0.004 ~ 0.006 | 3x ~ 4x | 16~28Gbps、25G以太网 |
| 超低损 (Megtron 7) | 0.002 ~ 0.003 | 5x ~ 8x | 28Gbps以上、112G PAM4 |
3.3 铜箔粗糙度：被很多人忽略的损耗大户
你想想看，高频信号走的是导体的表层——趋肤效应。如果那个表层不够平整，全是“毛刺”和“沟壑”，信号就得绕来绕去，路径变长了，损耗自然就大了。
铜箔粗糙度，一般用Rz（十点平均粗糙度）来表示。标准HTE铜箔的Rz在8~10μm，低粗糙度的RTF铜箔在4~6μm，而极低粗糙度的VLP铜箔可以做到2~4μm。你可能觉得，这几个微米能有多大影响？来，我给你算一算。
粗糙度的两种工程模型
工程上，我们常用两种模型来量化粗糙度对损耗的影响：
- Hammerstad 模型：认为粗糙表面会增加导体的等效长度，损耗的增加量与粗糙度的均方根值成正比。这个模型比较简单，适合快速估算。
- Huray 模型：更精确。它把表面粗糙度看作一系列“半圆球”凸起，这些凸起会产生额外的磁通链路，增加导体的等效电阻。Huray模型需要知道凸起的密度和平均直径，计算稍复杂，但精度高不少。
Huray模型的简化形式我经常在仿真中用：
附加电阻因子 = 1 + (2/π) × arctan[1.4 × (Δ/δ)²]其中Δ是表面粗糙度的RMS值，δ是趋肤深度。你看，当频率升高，趋肤深度δ减小时，(Δ/δ)²就变大，附加电阻因子越来越大。这就是为什么频率越高，粗糙度的影响越明显。
工程直觉：在10GHz以上，一个粗糙的铜箔表面可以让导体损耗翻一倍。也就是说，你选的铜箔好坏，比你选的基材Df的影响可能还要大。我听一些老工程师说，他们选材时首先看铜箔，其次看基材，就是这个道理。
铜箔类型与损耗对比
| 铜箔类型 | Rz 典型值 (μm) | 10GHz时相对损耗 | 附着力 | 典型应用 |
|---|---|---|---|---|
| HTE (标准) | 8 ~ 10 | 1.0 (参考) | 强 | 低速、成本敏感 |
| RTF (反转铜箔) | 4 ~ 6 | 0.75 ~ 0.85 | 中 | 8~16Gbps |
| VLP (极低粗糙度) | 2 ~ 4 | 0.55 ~ 0.70 | 中弱 | 16~28Gbps |
| HVLP (超低粗糙度) | 1 ~ 2 | 0.40 ~ 0.55 | 弱 | 28Gbps以上、112G PAM4 |
避坑指南：我曾经在一个112G PAM4项目中，只关注了基材的Df，选了Megtron 7，但用了标准HTE铜箔。结果仿真出来的插损比预期大得多。后来换成HVLP铜箔，同样结构、同样板长，插损直接降了0.8dB。那次教训让我记住了一个道理——铜箔粗糙度是高速设计的隐藏杀手，选材时必须把基材和铜箔一起看。
3.4 三个参数的综合影响
好了，三个参数都讲完了。现在把它们放到一起看：
- Dk —— 影响速度&阻抗，间接影响反射损耗
- Df —— 影响介质吸收，直接贡献插损
- 铜箔粗糙度 —— 影响导体损耗，高频下影响巨大
在实际的插损预算中，总损耗可以拆成两大部分：
- 介质损耗 (αd)：由Df直接决定的，计算公式为：αd ≈ 2.3 × 10⁻⁴ × f × Df × √Dk (dB/inch)
- 导体损耗 (αc)：由铜箔粗糙度和走线几何决定的。粗糙度越大，等效电阻越高，损耗越大。
你想想看，在低速应用（比如1Gbps以下），导体损耗占比还大一些。但在高频应用（比如25Gbps以上），介质损耗会逐渐占主导。不过，在介于二者之间的10~20Gbps区间，两者基本是平分秋色。这时候，Df和粗糙度哪个都不能省。
我的建议：在做插损预算是，别怕麻烦。把Df和粗糙度的模型都放进去，分别算一遍介质损耗和导体损耗。我见过太多设计，只算了Df，没算粗糙度，结果板子出来过不了认证。记住一句话：你省掉的计算，迟早会回来找你。
这一章的内容就到这。材料选对了，你的高速设计就成功了一大半。接下来，无论是布局、走线还是端接，都是在材料这个基础之上的优化工作。所以，下次你拿到一个新项目，别急着画图，先花点时间把板材选好。相信我，这笔时间花得值。