高速PCB与连接器通道插损联合预算 - 第1节
插损预算概述：为什么需要插损预算？
做高速设计这些年，我见过太多人把PCB和连接器当成两个独立的东西来设计。
PCB画好了，连接器随便选一个插损指标差不多的。结果呢？板子一跑起来，眼图就睁不开了。你想想看，这其实就是个“链路预算”的问题。
说白了，插损预算就是把你整个信号路径上的损耗，一笔一笔算清楚。
从芯片封装出来，走过PCB走线，过过孔，再进连接器，最后到对端。每一段都会吃掉一部分信号能量。如果你不算清楚，链路长了、频率高了，信号直接就没了。
核心观点：插损预算的本质，是把系统级的链路损耗指标，拆解到每个物理组件上。PCB和连接器，是一根绳子上的蚂蚱。
一个被忽视的现实
我刚开始做项目时，总觉得插损预算就是简单加加减减。直到有一次，一个28Gbps的项目在测试时死活过不了。
查了半天，发现是连接器厂商给的插损曲线，和PCB板材的损耗曲线，在某个频点上“撞车”了。两者单独看都没问题，叠在一起，总损耗就超了。
嗯，从那以后，我做任何高速项目，都会先拉一个完整的链路插损预算表。
我的个人习惯：项目启动前，先花半天时间把所有链路的插损预算拉通一遍。这个工作放在最前面，能避免后面80%的返工。
PCB与连接器的协同设计重要性
PCB和连接器，在设计层面是紧密耦合的。你没法把它们拆开来看。
PCB的走线宽度、介质厚度、铜箔粗糙度，会直接影响你给连接器留了多少插损余量。反过来，连接器的引脚阻抗、接触点电感，也会反射回去，影响PCB上的信号质量。
协同设计到底看什么？
我个人总结，协同设计主要看这几个维度：
- 阻抗连续性：PCB走线阻抗50Ω，连接器是否也能保证50Ω？这中间的过渡区域，是反射的温床。
- 损耗拆解：PCB介质损耗、导体损耗、连接器插损、焊点损耗。每个部分的预算，都要明明白白。
- 频率对齐：PCB和连接器的插损曲线，要在目标频率范围内同时满足指标。
- 工艺容差：生产时PCB蚀刻宽度有偏差，连接器插接有磨损。这些都要在预算里留出余量。
| 链路环节 | 典型损耗（dB/inch @ 10GHz） | 关键影响因素 |
|---|---|---|
| PCB微带线 | 0.5 - 0.8 | Dk、Df、铜箔粗糙度 |
| PCB带状线 | 0.3 - 0.6 | 介质厚度、玻璃布效应 |
| 过孔 | 0.1 - 0.3（每个） | 残桩、反焊盘、孔径 |
| 连接器对插 | 0.5 - 1.5 | 接触力、镀层、间隙 |
我曾经踩过的坑：只算了PCB的损耗，没算连接器的焊点损耗。结果那个焊点焊得不好，愣是多了0.3dB。后来我学乖了，焊点也得单独建模仿真。
知识体系框架
下面的图，是我对本章知识体系的梳理。你一看就明白，插损预算这件事，到底怎么串起来的。
你看这个图，它的逻辑很清楚。从顶层的系统指标出发，我们把它拆解成PCB、连接器、工艺容差三个部分。每一个部分再分别往下做设计约束，最后汇合回来，得到一个完整的协同预算表。
记住：没有协同的插损预算，就是纸上谈兵。PCB和连接器必须放在同一个链路模型里去算，去调，去验证。
好了，这一章我们先把“为什么”讲清楚。后面的章节，会一步步教你“怎么做”。这才是重点。