2. 传输线理论基础：特征阻抗、传播延迟与反射

做高速数字设计，绕不开传输线。你想想看，信号频率一上去，走线就不再是简单导线了——它变成了一段有特征阻抗、有延迟、会反射的传输线。LVPECL、CML 这类差分接口更是敏感，阻抗不匹配，眼图立马塌掉。我自己遇到过好几次，板子调不通，最后发现全是传输线基础没打牢。

这一节我把三个核心概念掰开揉碎讲：特征阻抗、传播延迟、反射。理解了它们，你就能看懂传输线行为，也知道怎么优化设计。

2.1 特征阻抗 Z₀ —— 传输线的“固有脾气”

特征阻抗不是直流电阻。它描述的是：在均匀传输线上，行波电压与电流的比值。公式很简单：

这里 L 是单位长度电感，C 是单位长度电容。说白了，特征阻抗由传输线横截面几何和材料决定，跟你信号频率（高频段）基本没关系。我习惯记这个近似公式，足够用了。

典型值：微带线 50Ω、带状线 50Ω、差分对 100Ω（LVPECL 常用 100Ω，CML 常用 50Ω 差分）。

影响 Z₀ 的因素：

• 线宽：越宽，Z₀ 越低。
• 介质厚度：线到参考平面距离越大，Z₀ 越高。
• 介电常数 εr：εr 越高，Z₀ 越低。
• 铜厚：影响不大，但加工偏差要考虑。

我在一个 10Gbps 的 LVPECL 项目上吃过亏：按照 100Ω 差分设计的线，因为叠层介质厚度偏大，实际阻抗跑到了 115Ω。幸好前期做了 TDR 测试，发现了，及时改板材。

2.2 传播延迟 Tpd —— 信号“走”多快？

传播延迟是指信号在传输线上前进单位长度所需时间。公式：

这里 εr_eff 是有效介电常数。对于微带线，因为部分场在空气中，εr_eff 比介质 εr 略低；带状线完全在介质内，εr_eff ≈ εr。

典型值：FR4 微带线 ~150 ps/inch，FR4 带状线 ~180 ps/inch。记得这类粗略值，可以快速估算等长走线的时延差。

为什么关心传播延迟？因为高速接口需要等长——比如 LVPECL 差分对内两根线长度差要控制在 ±5mil 以内，否则会产生共模噪声。

2.3 反射 —— 阻抗不匹配的“回音”

当信号遇到阻抗突变（比如从 50Ω 变到 100Ω），一部分能量反射回源端，一部分继续向前。反射系数 Γ 定义为反向波电压与正向波电压之比：

其中 Z_load 是负载阻抗或突变点后的等效阻抗。匹配时 Γ=0，完全匹配；开路时 Γ=+1，短路时 Γ=-1。

反射造成的后果：过冲、下冲、振铃、码间干扰（ISI）。特别是 LVPECL 和 CML，输出摆幅小，反射很容易破坏信号裕量。

反射的预防办法：

1. 源端串联匹配：在驱动端串一个电阻，使源端阻抗等于 Z₀。
2. 终端并联匹配：在接收端对地或对 Vcc 接电阻，吸收反射波。
3. 差分匹配：差分线对间跨接电阻（LVPECL 常用 100Ω），并在直流偏置路径上做戴维南等效。

我自己比较倾向先用 IBIS 模型仿真匹配拓扑，再在原型板上用 TDR 实测验证。有一次仿真完美，实际板子上过冲还有 10%，原因是过孔阻抗陷阱——过孔本身有一段低阻抗区域，我没有在模型里考虑。从那以后，过孔阻抗和小线段分段匹配我都仿真得更细了。

2.4 三个参数的关系（一张图说清）

下面这张图把特征阻抗、传播延迟和反射放在一个系统里看：信号从驱动端出发，经过 Z₀ 的传输线，延迟 Tpd，在负载端遇到阻抗突变产生反射。理解了这三者的相互作用，你就能诊断绝大多数高速信号问题。

2.5 参数归纳与对比表格

我把 LVPECL 和 CML 对这三个参数的关键要求整理了一下，方便你对照设计：

参数	LVPECL 典型值	CML 典型值	设计关注点
差分阻抗 Z_diff	100 Ω	50 Ω 或 100 Ω	叠层线宽、间距、参考平面完整性
单端阻抗 Z₀	50 Ω	50 Ω (单端)	Z_diff = 2×Z₀ (耦合弱时)
传播延迟 Tpd	~150 ps/inch (微带)	~150 ps/inch (微带)	等长 + 匹配材料常量
反射容限	通常 ±10% 阻抗偏差	通常 ±10% 阻抗偏差	终端匹配 (戴维南/RC)

2.6 几个实用“小抄”

• 特征阻抗计算器：善用 Polar Si9000 或类似工具，但最终要以实际板材测试为准。
• 传播延迟经验值：FR4 微带 ≈ 150 ps/inch；FR4 带状 ≈ 180 ps/inch；Rogers 4350B (εr≈3.66) 微带 ≈ 137 ps/inch。
• 反射判断：如果眼图上有“双重迹线”，往往是反射引起的码间干扰。检查匹配端接和过孔阻抗。