1. 高速差分信号概述：LVPECL与CML简介及应用场景
做高速数字设计的人都知道，信号速率一上去，单端传输基本就撑不住了。我记得刚入行那会儿，项目里第一次碰到 3.125 Gbps 的 SerDes 接口，拿着示波器一看，眼图睁得像条缝。后来换了差分对，问题立马解决。说白了，差分信号就是用两根线传一对“你高我低”的信号，抗共模噪声的能力比单端强太多。
今天咱们聊两种最常见的高速差分逻辑：LVPECL（低压正发射极耦合逻辑）和CML（电流模式逻辑）。这两兄弟在很多高频场合都能见到，但脾气不太一样。你选错了，轻则信号毛刺多，重则直接不工作。
1.1 LVPECL：老牌劲旅，偏置电压有讲究
LVPECL 是从早期 ECL 发展来的低压版本。它的核心是发射极耦合差分对，输出端会拉一个偏置电阻到 VCC。我习惯记它的输出共模电压大概在 VCC - 1.3 V 左右。什么意思？假如你供电 3.3 V，那输出共模差不多是 2.0 V，摆幅约 800 mV。
供电：3.3 V 或 2.5 V
输出摆幅：800 mV（典型）
共模电压：VCC - 1.3 V
上升时间：亚纳秒级
LVPECL 的优点是驱动能力强，可以直接驱 50 Ω 负载，而且抖动性能好。我在一个 10 Gbps 背板项目中用过它，走线长度超过 20 英寸，眼图依然很干净。但缺点也明显：功耗大，静态电流动不动就十几毫安；还有那个奇怪的共模电压，AC 耦合时必须小心端接电阻的取值。
1.2 CML：新秀低调，匹配简单
CML 的逻辑也很直接：差分对管的电流源始终开着，输出摆幅靠负载电阻上的压降产生。它的输出共模电压就是 VCC - Itail × Rload。比如典型设置 16 mA 尾电流，50 Ω 负载，共模就是 VCC - 0.8 V，摆幅 800 mV。你想想看，这比 LVPECL 好理解多了。
CML 最大的特点是功耗与速度的平衡。尾电流固定，无论传 0 还是 1，电流都在流，所以没有 ECL 那种动态尖峰。我在设计 25 Gbps 光模块的时候，几乎清一色选 CML——它的上升沿更对称，AC 耦合时对端接没那么敏感。
如果你在 PCB 上跑 10 Gbps 以上的信号，CML 往往是更省心的选择。因为它的输出阻抗基本等于负载电阻，不需要像 LVPECL 那样额外计算偏置网络。
1.3 LVPECL vs CML：一张表看清楚
下面这个对比表是我自己整理项目时常用的，帮你快速区分。
| 参数 | LVPECL | CML |
|---|---|---|
| 供电 | 3.3 V / 2.5 V | 3.3 V / 2.5 V / 1.8 V |
| 输出摆幅 | ~800 mV | ~400 mV ～ 800 mV |
| 共模电压 | VCC - 1.3 V | VCC - Itail × Rload |
| 功耗 | 较高（约 20 mW/对） | 中等（约 10~15 mW/对） |
| 最适速率 | ≤ 10 Gbps | ≥ 10 Gbps |
| 端接方式 | 到 VCC 的电阻分压 | 到 VCC 的上拉电阻 |
| 抗噪声 | 优秀 | 优秀（共模抑制比更高） |
1.4 应用场景：什么时候用谁？
我做过几种典型场景的选型建议，供你参考。
- 时钟分配：LVPECL 是传统首选。它的快速上升沿和低抖动适合扇出时钟到多个芯片。我曾在 FPGA 开发板上看到全是 LVPECL 时钟线。
- 高速串行数据：CML 更适合。比如 PCIe、SATA、USB 3.0、10G Ethernet 的物理层几乎都用 CML。为什么？因为 CML 的共模不随数据变化，DC 平衡特性好。
- 长距离背板：LVPECL 的驱动能力强，可以走较长的 PCB 走线而不需要重驱动器。但要注意功耗和散热。
- 低功耗场景：CML 更优。尤其现在的 ASIC 喜欢用 1.8 V 供电，CML 可以直接在低电压下工作。
一次把 LVPECL 输出直接接到 CML 输入的 AC 耦合链路上，结果发现接收端共模不对，眼图塌了一半。后来才发现 LVPECL 的 AC 耦合需要加 Thevenin 等效偏置，而不能简单靠上拉电阻。切记：不同逻辑互连前一定要算共模电压。
1.5 知识体系全景图
下面这张图把高速差分信号的分支、LVPECL 和 CML 的关键特征以及典型应用串起来了。你可以把它当成第一章的导航图。
你看，从高速差分信号这个根出发，LVPECL 和 CML 像两个分支，各有特色。时钟分配和长距离可以优先考虑 LVPECL，而高速串行和低功耗场景 CML 更合适。实际项目中往往还要考虑与 ASIC 接口的兼容性——有的芯片只支持一种逻辑，没得选。
1.6 一点补充：关于传输线
不管选 LVPECL 还是 CML，差分对走线都要求严格控制阻抗。我记得第一次画 10 Gbps 的板子，以为随便拉两根等长线就行，结果信号反射得一塌糊涂。后来老老实实算 100 Ω 差分阻抗，调整线宽和层间距，眼图才打开。具体怎么设计传输线，后面的章节会细讲。
嗯，这一章先到这里。记住几个核心点：LVPECL 适合时钟和长距离，CML 适合高速数据和低功耗，互连时盯着共模电压看。有了这个框架，后面学优化设计就不会乱了。