📚 课程目录第1章 LVPECL与CML基础概念

LVPECL 与 CML 的基础概念

大家好，我是老周。搞高速数字设计这么多年，我见过不少新人一上来就被各种电平标准搞晕。LVPECL、CML、LVDS……光名字就够喝一壶的。今天咱们先啃下最基础的两块：LVPECL 和 CML。

说白了，这两种都是差分信号标准，专门用来跑高速的。为什么必须用差分？因为共模噪声抑制好，而且能提供很干净的信号眼图。我个人习惯，凡是速率超过 1Gbps 的时钟或数据线，优先考虑这两种。

1.1 为什么需要专用电平标准？

普通 CMOS 或 TTL 电平，电压摆幅大、上升沿慢。到了几百兆甚至几千兆赫兹，信号早就失真了。你想想看，一个 3.3V 摆幅的 CMOS 信号，在 1GHz 的频率下，上升沿可能还没走完，下一个边沿就来了。那眼图就是一团浆糊。

差分标准的优势很明显：

小摆幅：典型值只有 400mV ~ 800mV，信号翻转快、功耗低
共模抑制：两条线走一样的路径，噪声叠加后相减，自然抵消
无地弹：电流在差分对内部循环，不会在地回路上产生尖峰

我在项目中遇到过，用普通 LVCMOS 做 2.5Gbps 传输，结果 PCB 还没贴上片子，光是仿真就发现眼图完全闭合。后来全换成 CML，立马就通了。所以选对电平标准，比后期加多少个端接电阻都管用。

1.2 LVPECL 核心概念

LVPECL，全称 Low Voltage Positive Emitter Coupled Logic。名字太长，记住它是 PECL 的低压版就行。

工作原理简析

它的核心是一个差分对，由两个双极性晶体管组成，共用一个发射极电阻。偏置电流大概 14mA 左右，在 50Ω 端接电阻上产生约 700mV 的摆幅。

典型直流电平：

参数	最小值	典型值	最大值
V_OH (高电平)	V_CC - 1.025 V	V_CC - 0.810 V	V_CC - 0.700 V
V_OL (低电平)	V_CC - 1.950 V	V_CC - 1.620 V	V_CC - 1.480 V
共模电压	V_CC - 1.490 V	V_CC - 1.215 V	V_CC - 1.090 V

嗯，这里要注意。LVPECL 的输出是射极跟随器结构，所以它天生就是 高阻电流源输出。这意味着——必须端接！不接端接的话，反射会让你抓狂。我曾经在一个 3.3Gbps 的 SerDes 链路上，忘记给 LVPECL 时钟加直流偏置路径，结果眼图张不开，误码率高得离谱。查了一个下午才发现，发射极电流没有回流路径。

⚠ 关键告诫： LVPECL 输出必须提供直流回路。通常使用 50Ω 拉至 V_CC - 2V 或使用戴维南等效电路。不这样做，输出共模电压会漂移，严重时芯片直接不工作。

1.3 CML 核心概念

CML，Current Mode Logic。这个名字更直白——它就是工作在电流模式的逻辑门。

工作原理简析

CML 的核心也是一个差分对，但它的输出是集电极开路的，靠一个 50Ω 上拉电阻拉到 V_CC。电流通常在 4mA ~ 16mA 之间，典型 8mA 摆幅 400mV。

参数	最小值	典型值	最大值
V_OD (差分摆幅)	200 mV	400 mV	800 mV
V_CM (共模)	V_CC - 0.6 V	V_CC - 0.4 V	V_CC - 0.2 V
功耗 (3.3V, 8mA)	—	13.2 mW	—

CML 的摆幅比 LVPECL 小，功耗也低很多。而且它的输出端是开漏的，所以你可以在芯片外部灵活搭配不同的端接电压。我经常在 FPGA 和光模块之间使用 CML，因为两者的共模电压能直接对接，省去电容耦合的麻烦。

你可能会问：既然 CML 功耗低，为什么不全部用 CML？原因在于它的驱动能力有限，走线太长或损耗太大时，信号会塌掉。而 LVPECL 的射极跟随器天生有较强的电流驱动能力，适合长距离背板传输。选哪个，得看你的链路损耗预算。

1.4 LVPECL 与 CML 的定位差异

我把两者的适用场景整理成一张表，方便你快速对照：

维度	LVPECL	CML
输出方式	射极跟随器 (高阻)	集电极开路 (开漏)
典型摆幅	700 ~ 800 mV	400 mV
功耗 (3.3V)	约 46 mW	约 13 mW
是否需要外部端接	必须	必须 (上拉至 V_CC)
适合走线距离	长 (> 10 inch)	短 (< 5 inch)
噪声容限	较好	中等
典型应用	时钟分发、背板	芯片间互联、光模块

看这张表你就能看出门道了。LVPECL 摆幅大、功耗大，但噪声裕量足，适合长距离。CML 省电、结构简单，适合高速短距。

我的经验法则： 如果是板上走线超过 8 英寸的差分时钟或数据，无脑选 LVPECL。如果是片间直连或者< 3 英寸的短距，CML 更香。两者混用时，务必检查共模电压是否匹配，不匹配的话加隔直电容。

1.5 知识体系总览

这一章的骨架其实很简单，我把它画成了一张图，你看一眼就能记住整个体系的结构。

这张图的流向很清楚：从「为什么需要差分」出发，分叉到 LVPECL 和 CML，再各自展开核心特性，最后汇入选型判断。我每次做新项目选型时，都会在心里过一遍这张图，不容易漏掉关键约束。

1.6 需要注意的几个共性问题

不管选 LVPECL 还是 CML，有几个共性问题，我把它列出来：

匹配阻抗：差分对的两条线必须严格等长、等宽、等间距。我见过太多板子，因为走线绕了 20 mil 的差，结果信号完整度下降了一大截。
端接不能省：两种标准都是电流型逻辑，没有端接就没有正确的共模偏置。嗯，这里强调一下——CML 的端接通常简单，但 LVPECL 的端接网路设计倒要仔细算一算。
电源噪声敏感：摆幅越小，对电源纹波越敏感。CML 尤其明显。我曾经在一个 6.25Gbps 的 CML 链路上，因为电源纹波大了 30 mV，误码率直接翻了一个数量级。

⚠ 重要提醒： 不要同时驱动多条长走线时挂太多负载。LVPECL 虽然有较强驱动能力，但每个负载都会分走一部分电流，导致摆幅下降。我之前一个 1.5Gbps 的时钟扇出，挂 4 个负载，结果末端摆幅只剩 500 mV，差点触发接收器阈值。后来加了一级缓冲才解决。

1.7 这章你带走什么

作为第 1 章，我建议你记住三件事：

LVPECL 是射极跟随器输出，适合长距离，必须给直流回路。
CML 是开漏输出，低功耗、简结构，适合短距片间互联。
两种标准有各自的共模电压域，混用时务必确认是否匹配。

对了，还有一句掏心窝的话——理论再熟，都不如拿示波器看一眼。第一次上手新器件的时候，先飞两根线出来看眼图，确认摆幅和共模没问题，再安心画 PCB。这习惯帮我省了至少三个加班周末。