4. CML 电气特性：输出级结构、摆幅范围、共模电压

CML，全称 Current Mode Logic，说白了就是“电流模式逻辑”。它跟 LVPECL 的思路完全不一样——LVPECL 靠电压摆幅干活，CML 靠的是切换电流通路。我刚开始接触 CML 时总觉得它“软趴趴”的，直到测了一次 10Gbps 以上的眼图，才明白为啥高速串行总线（PCIe、SATA、USB 3.0）都爱用它。

这一章咱们把 CML 的三个核心电气特性拆开揉碎了讲：输出级长什么样？摆幅到底多大？共模电压怎么定？弄明白这些，你写测试计划才不会漏项。

4.1 输出级结构：差分对 + 电流源

CML 的输出级核心就两样东西：一个差分对管，一个尾电流源。结构非常简单，但电气特性全藏在这两个元件里。

• 差分对（Q1/Q2）：通常是两个 NPN 晶体管（或 NMOS），基极（栅极）接输入，集电极（漏极）通过电阻上拉到电源。
• 尾电流源（I_TAIL）：接在差分对发射极（源极）下面，提供一个恒定的偏置电流，典型值 10~20 mA。
• 负载电阻（R_C）：集电极到电源的电阻，决定了单端摆幅。典型值 50 Ω，和传输线阻抗匹配。

工作过程一句话：输入差分信号控制电流往哪边流。Q1 导通时，电流从 R_C1 经过 Q1 流向尾电流源；Q2 关断，R_C2 上几乎没有电流。反过来也一样。

输出信号怎么取？
从两个集电极分别引出，就是互补的差分输出。因为是电流切换，输出电压很容易算：
V_OUT+ = V_CC – I_TAIL × R_C1（当 Q1 导通时）
V_OUT- = V_CC（当 Q2 关断时）
这样单端摆幅就是 I_TAIL × R_C。差分摆幅是两倍。

我在一个 12.5 Gbps 的 SerDes 项目中遇到过事儿：芯片输出级尾电流源设计余量太小，导致高温下电流下降，摆幅从 800 mV 缩到 600 mV，眼图直接塌了。后来逼着设计改了版图，加宽了电流镜。所以，你别光看 datasheet 常温下的摆幅，高温/低温都要检查。

4.2 摆幅范围：多大才合适？

CML 的差分摆幅典型值在 400 mV ~ 900 mV 之间，最常用的是 800 mV_pp-diff。为什么是 800？我记得最早是为了兼容各种 SerDes 的输入灵敏度——大部分接收器在 200 mV_pp-diff 就能正常锁定，但留点余量更保险。

下面我把 CML 和 LVPECL 的摆幅参数放在一起，你一看就明白区别在哪。

摆幅太小，眼图张开不够，接收器容易误码；摆幅太大，又可能压到电源轨，引入非线性。我这里有个经验公式——输出摆幅不要超过 V_CC – 0.5 V，否则最上面的晶体管会进入饱和区，波形变差。

4.3 共模电压：偏置点的讲究

CML 的共模电压 V_cm 不像 LVPECL 那样固定在某个值，它由尾电流和负载电阻决定。典型的 CML 输出共模大约是 V_CC – I_TAIL × R_C/2。举个栗子：V_CC = 3.3 V，I_TAIL = 16 mA，R_C = 50 Ω，那么 V_cm ≈ 3.3 – 0.4 = 2.9 V。

为什么要关注共模电压？
直接决定了你后面接收器的输入工作点。如果接收器是 AC 耦合，那还好；如果是 DC 耦合，接收器输入端必须能接受这个共模电平。我曾经在一个项目中把 CML 芯片的 V_cm 当成了 LVPECL 的 2.0 V 去处理，结果接收器前端的运放直接饱和了。嗯，教训深刻。

下面我整理了一个 CML 共模电压与电源的关系表，你测试前可以对照参考。

你想想看，如果接收器设计成 2.5 V 共模输入范围，却接了一个输出 V_cm = 2.9 V 的 CML 芯片，结果就是信号刚到接收器就会被钳位，眼图的上半部分直接削平。所以，共模电压匹配是眼图测试前必须确认的一步。

知识结构总览

下面这张图把 CML 电气特性的三个要素串在了一起，你边看边回想刚才讲的内容。