3. LVPECL 电气特性：输出电平、驱动能力、端接方式
LVPECL 的全称是 Low-Voltage Positive Emitter-Coupled Logic，说白了就是低电压正电源的射极耦合逻辑。它在高速串行总线里相当常见，比如一些旧一点的 10G 光模块、时钟分配芯片都用它。我做信号完整性测试这些年，发现很多工程师对 LVPECL 的电气特性理解得不够深，尤其在直流电平和端接上栽过跟头。这节咱们就把输出电平、驱动能力、端接方式掰开揉碎了讲一遍。
核心提示：LVPECL 的所有电气特性都围绕一个原则——射极跟随器输出，电流源驱动，差分对结构。记住这个，后面就好理解了。
3.1 输出电平——别被直流偏置骗了
先给出典型值。以 3.3V 电源为例，LVPECL 的共模电压大约在 2.0V（VCC - 1.3V）。你想想看，电源是 3.3V，输出直流偏偏只有 2.0V，为什么？因为输出级是 NPN 射极跟随器，基极被偏置在 VCC 附近，射极自然要下降一个 Vbe（约 0.85~1.0V），再扣掉一点电流源上的压降，就剩下 2.0V 左右。
| 参数 | 最小值 | 典型值 | 最大值 | 单位 |
|---|---|---|---|---|
| VOH（高电平） | VCC - 1.025 | VCC - 0.885 | VCC - 0.755 | V |
| VOL（低电平） | VCC - 1.810 | VCC - 1.685 | VCC - 1.620 | V |
| 差分摆幅（VOD） | 0.590 | 0.800 | 1.070 | V |
| 共模电平（VOS） | VCC - 1.420 | VCC - 1.285 | VCC - 1.190 | V |
有个细节：上面表格里的端接条件写的是“50Ω 至 VCC - 2V”。我遇到不少同学直接拿 50Ω 拉到 GND 去测，结果发现摆幅压扁了，共模也变了。为什么？因为 LVPECL 内部是电流源，必须提供一个直流通路让电流流掉。拉 GND 会造成输出电平整体下移，严重时进入饱和区。我在一个 12.5Gbps 时钟分配项目中就吃过这个亏，眼图张不开，最后查出来是端接用的电阻网络不对。
注意：LVPECL 的共模电压大约是 VCC - 1.3V，对 3.3V 电源就是 2.0V。如果你的接收端是 CML 或 LVDS，必须加共模匹配或 AC 耦合，否则直流工作点偏移会导致误码。
3.2 驱动能力——电流源能喂饱多长的走线？
LVPECL 的输出级本质上是一个带射极跟随器的电流开关。内部电流源典型值是 14~16 mA，差分对每边交替导通。射极跟随器提供低输出阻抗（约 5~10Ω），所以驱动 50Ω 传输线没什么压力。但要注意：驱动能力不是只看电流，还要看输出摆幅和负载阻抗的匹配。
举个例子，当负载是 100Ω 差分（即每根线对地 50Ω 并到 VCC - 2V），14mA 电流在 50Ω 上产生 0.7V 的单端摆幅，差分就是 1.4V（但实际上内部还有限幅，典型差分只有 0.8V~1.0V）。如果你直接把负载换成 25Ω，摆幅会减半，信号就太小了。
// 计算 LVPECL 单端摆幅的简例（端接电阻 R 到 VCC - 2V）
// 假设 I_source = 14 mA，R = 50 Ω
V_swing_single = I_source * R = 0.014 * 50 = 0.7 V
差分摆幅 ≈ 2 * V_swing_single = 1.4 V（实际受动态范围限制）
我个人习惯在仿真或测试前先确认芯片 datasheet 里的驱动电流。有些厂商的 LVPECL 输出电流标的是 12mA，还带过程的工艺角偏差，摆幅会掉到 0.6V 以下，此时长链路就要加预加重。说白了，驱动能力够不够，要看
- 传播损耗（PCB 走线越远，损耗越大）
- 接收端输入灵敏度（最小值多少）
- 端接电阻是否与输出阻抗匹配
3.3 端接方式——端接错了，眼图就废了
端接是 LVPECL 测试和设计中最大的坑。没有之一。LVPECL 必须提供直流通路，否则输出级无法正常工作。常见的端接方式有三种，我列个表对比一下。
| 端接类型 | 电路描述 | 优缺点 | 典型应用 |
|---|---|---|---|
| DC 耦合端接 （50Ω 拉至 VCC - 2V） | 每根线对地并 50Ω，再接到 VTT = VCC - 2V | 完整直流链路，摆幅最大；需要额外生成 VTT 电源 | 芯片间直连，板上高速时钟分配 |
| 戴维南等效端接 | 两根电阻分压，等效出 VTT 和 50Ω，例如 R1=82Ω 到 GND，R2=130Ω 到 VCC | 无需独立 VTT，仅用标准电阻值；但占用面积大，高频寄生大 | 低速或短链路测试板，无需过多 BOM |
| AC 耦合 + 偏置端接 | 串隔直电容后，接 50Ω 到接收端的共模偏置 | 允许发送端和接收端直流电平不同；但电容影响低频纹波 | 跨板互联、不同电源域芯片对接 |
戴维南端接是我早年项目里常用的。举个例子，VCC=3.3V，想把共模拉到 2.0V，负载电阻 50Ω。根据分压公式：VTT = VCC * R2/(R1+R2) = 2.0V，且等效并联电阻 (R1∥R2) = 50Ω。求解得到 R1≈82Ω（对 GND），R2≈130Ω（对 VCC）。你算一下，实际选 E96 系列标准电阻，R1=82.5Ω，R2=130Ω，效果也差不多。
我曾经在一个 10Gbps 背板项目中，因为戴维南端接的电阻寄生电感太大，导致高频回波损耗超过 -10dB，眼图在 6GHz 处塌陷。后来换成 50Ω 直接拉到 VCC-2V 的直流端接，同时把 VTT 用低噪声 LDO 供电，问题就解决了。这里有个经验：如果链路速率超过 5Gbps，尽量别用戴维南端接，寄生参数会搞你。
小技巧：测试 LVPECL 眼图时，如果手头没有 VTT = VCC - 2V 的电源，可以用三端可调稳压器加电阻分压来产生。我常用 LM317 调出 1.3V（相对于 GND），然后串联到 VCC 负端。注意去耦电容要靠近端接电阻放置。
嗯，端接还有一个细节：差分线对之间的阻抗匹配。LVPECL 是差分驱动，接收端一般接 100Ω 跨接在 P/N 之间。但大部分测试中，我们会把端接分开做（每根线对地 50Ω），同时差分跨接 100Ω 也可以，不过要保证共模回路。我的习惯是采用“每线到 VTT + 差分跨接”，这样共模和差模阻抗都收敛。
下面这张图展示了 LVPECL 驱动、传输线以及戴维南端接的完整结构，你可以对照看。
警告：戴维南端接的频率响应会受电阻寄生参数（尤其是电感）影响。如果走线长度超过 15cm 或者速率超过 5Gbps，强烈建议改用独立的 VTT 供电加 50Ω 电阻端接。我在一个 8× 10Gbps 交换板里就吃过亏，戴维南端接造成 8G 以上谐波严重反射，最后全改了，眼图才合格。
总结一下 LVPECL 端接的要点：
- 必须有直流通路到 VCC - 2V（或等效电位），不能直接拉 GND。
- 每个输出引脚对地阻抗约 50Ω（或差分对间 100Ω）。
- 戴维南端接适合低速/短距离；AC 耦合适合跨域互联；DC 端接性能最稳。
- 测试时如果只用示波器差分探头，探头的输入阻抗（通常是 50kΩ∥0.8pF）不会影响直流，但必须确保探头共模范围能覆盖 0~3.3V（很多探头共模只有 ±16V，没问题）。
好了，这节的内容就是把 LVPECL 的电气特性：输出电平、驱动能力、端接方式讲清楚。记住，做高速设计，端接这件事真的马虎不得。我当年第一次调试 LVPECL 时钟时，眼图闭得像个扁豆，后来发现是端接电阻用了 49.9Ω 拉到 GND——嗯，从那以后我对端接这颗敬畏心就再也没丢过。