4. 直流电平比较：LVPECL vs CML
咱们搞时钟接口的，第一关就是直流电平。电平不对，后面全白搭。
我刚开始做这个的时候，觉得不就是个高低电平吗？结果在板子上抓眼图，LVPECL的直流偏置和CML就没对齐，眼图直接塌了。嗯，从那以后我每次设计前都会先把直流条件算清楚。
4.1 共模电压——两种接口的路基不同
| 参数 | LVPECL | CML |
|---|---|---|
| 共模电压（典型） | VCC - 1.3V | VCC - 0.2V 或 VCC - 0.4V |
| 输出摆幅（单端） | 400mV ~ 800mV | 200mV ~ 400mV |
| 差分摆幅 | 800mV ~ 1600mV | 400mV ~ 800mV |
| 输出阻抗 | 开集电极→需外部50Ω到VCC-2V | 内部50Ω上拉到VCC |
你看这个表就明白了吧？LVPECL直流电平“坐”得低，离电源轨很远；CML则贴着电源轨走。我个人习惯先把共模电压算出来，再挑AC耦合电容。如果两芯片之间直接走DC耦合，那LVPECL的高电平可能直接超过CML的输入耐压，我吃过这种亏。
4.2 摆幅差异——驱动能力不是越大越好
LVPECL摆幅大，噪声容限高，但换来的是功耗大。CML摆幅小，功耗低，但是对信号完整性要求高。
关键对比： LVPECL的差分摆幅典型值1.1V（很多厂商给的是800mV~1.6V），而CML只有500mV左右。别以为摆幅越大越好——摆幅大意味着压摆率大，EMI也大，终端电阻的功耗更是翻倍。
我曾经在10Gbps的项目里，用LVPECL驱动长走线，结果地弹噪声直接把眼高吃了300mV。后来换成CML，摆幅小了一半，反而因为共模靠近电源，噪声耦合少了，眼图更好。所以你说哪个好？得看场景。
4.3 终端匹配——直流电平的最后一道关
两种接口的终端方式完全不同，我画个图你就懂了。
实战经验： 我在一块板上混接LVPECL和CML，用了AC耦合电容，结果接收端的CML输入共模被电容隔断了，电平漂到GND附近，芯片直接不工作。后来加了VCC-0.4V的电阻分压给CML输入做偏置，问题才解决。你想想看，终端只靠耦合电容是不够的，共模必须有个“锚点”。
4.4 直流耦合 vs 交流耦合——选型清单
- 同种接口对接： LVPECL→LVPECL、CML→CML，直流耦合最省事。前提是电平匹配。
- LVPECL→CML 直流耦合： 几乎不可能。LVPECL输出高电平比CML输入共模高很多，直接烧芯片。我建议加电阻衰减网络+隔直电容。
- CML→LVPECL 直流耦合： 同样不行，CML输出摆幅小，LVPECL输入端噪声容限大，但共模差太多。必须AC耦合后偏置LVPECL输入端。
- 混合耦合通用方案： AC耦合 + 在接收端用电阻分压重建共模。比如接LVPECL时用Thevenin等效电阻到VCC-2V；接CML时用上拉到VCC的电阻。
警告： 别以为AC耦合就万事大吉。没有共模偏置，接收端输入会漂到不确定电平，导致误码率飙升。我用示波器测过——共模漂移100mV，眼高就少了150mV。
4.5 直流电平设计检查清单
- 先确认发送端输出共模电压是否在接收端输入共模范围内。
- 算摆幅：接收端输入灵敏度必须小于发送端差分摆幅。
- 终端电阻：LVPECL需要精确到49.9Ω到VCC-2V；CML通常内部已集成。
- 隔直电容：串入≥0.1μF，但要注意电容的直流偏置电压降额。
- 仿真验证：至少做DC传输线和瞬态眼图，我习惯用IBIS模型跑一版。
直流电平这事儿，说起来简单，但每个细节都可能翻车。你想想看，一个共模电压差50mV，在高速信号眼里就是噪声叠加。好了，这部分先讲到这儿，往下要讲抖动和相位噪声对时钟接口的影响——那个更刺激。