LVPECL输出结构和工作原理
聊LVPECL之前，我先问个问题：
为什么同样是差分信号，LVDS只有350mV摆幅，而LVPECL能跑到800mV甚至更高？
答案就在它的输出结构里。说白了，LVPECL的“力气”比LVDS大得多，代价就是功耗高一些。我刚开始接触LVPECL时，总觉得这玩意儿跟普通差分没啥两样，后来调了两次板子才明白——它的输出级本质上是一个高速射极跟随器，而且工作在非饱和区。这一点是关键。
从“射极跟随器”说起
LVPECL的输出级，核心就一句话：
一对NPN差分对管，发射极通过恒流源拉到负电源（通常是GND），集电极开路输出。
嗯，可能有人会想：“集电极开路？那怎么输出高电平？”
别急。LVPECL的输出结构是这么玩的：
- 管子永远不饱和——基极-集电极反偏，保证开关速度
- 集电极通过外部电阻上拉到VCC——输出高电平由外部端接决定
- 发射极通过恒流源接地——电流恒定，电压摆幅也就固定了
这跟普通射极跟随器有什么不同？我举个例子你就懂了：
普通射极跟随器，输入多高输出就多高，但它驱动重负载时容易失真。而LVPECL不一样——它用恒流源替换了发射极电阻。这样一来，不管负载怎么变，尾电流都雷打不动。输出摆幅 = 尾电流 × 负载电阻，稳得很。
VOH = VCC - 0.9V（对管导通那一侧）
VOL = VCC - 1.7V（对管截止那一侧）
单端摆幅 ≈ 800mV，差分摆幅 ≈ 1.6V
我当年在设计一个10G时钟分配器时，犯过一个低级错误：选了50Ω上拉到VCC，结果算出VOH只有VCC-0.9V，但说明书上标的摆幅是800mV。我一量，确实只有400mV……后来才发现，人家说的是差分摆幅。
LVPECL的“VOH”和“VOL”都是对地单端电平。如果你做差分测量，峰峰值是单端的两倍。很多新人在这点上栽过跟头。
尾电流源——LVPECL的“定海神针”
你想想看，一个输出级要保证快速跳变、不饱和、输出阻抗可控，最关键的是什么？
稳定且一致的偏置电流。
我有个习惯：看LVPECL芯片的datasheet，先看尾电流多大，再看共模电压范围。这两个参数一旦对不上，端接设计就容易出问题。用下面的表格对照一下：
| 参数 | 典型值 | 说明 |
|---|---|---|
| 尾电流（I_EE） | 14~20mA | 决定了单端摆幅（I_EE × R_load） |
| 输出共模电压 | VCC - 1.3V | 对VCC固定偏移，不受PVT影响 |
| 单端摆幅 | 约800mV | 对管导通/截止的电压差 |
| 输出阻抗 | 极低（<10Ω） | 射极跟随器提供低阻驱动 |
这里的尾电流，我用一个词形容——刚。它就像一个固执的老头，你想多拉一点？它不让。你想少推一点？它也不干。所以LVPECL的输出电压变化，不是电流变化，而是电流在哪一侧流过的问题。
直流工作点——为什么需要两个管子一直开着
LVPECL输出结构还有一个有趣的地方：差分对管永远没有完全截止的时候。
为什么？
尾电流源恒定，差分输入只要不是无限大，两边的管子就都分到一点电流。一个管子分得多，另一个就分得少。哪怕输入差到极限，截止侧也还有一点漏电流。
这在设计上有什么影响？我碰到过一个实际案例：
我曾经在FPGA与LVPECL OSC对接时，发现FPGA输入的共模范围只有1.0V~1.5V。而LVPECL输出共模是VCC-1.3V，3.3V供电下就是2.0V。结果FPGA死活不工作。
解决办法——要么加电平转换，要么改用CML。
所以，设计LVPECL链路，共模电压匹配是第一关。不要信口一说“差分信号随便接”……那是在坑自己。
结出知识结构
下面这张SVG图，把LVPECL输出结构的核心逻辑画在一起，你可以在脑海里当张地图用：
一句话总结本章核心
LVPECL的输出结构 = NPN差分对 + 恒流源 + 开路集电极 + 外部端接电阻。
恒流源决定了摆幅的确定性，不饱和的管子决定了速度的上限，共模电压的偏移则决定了端接设计的特殊之处。我个人的经验是：先把输出结构啃下来，后面CML、HCSL之类的就一通百通了。
- 共模电压不是“参考地”而是“参考VCC”的，端接时注意
- 差分摆幅 ≠ 单端摆幅，测量时看频谱仪还是示波器
- 尾电流源是恒定的，所以负载电阻变了，摆幅就变了
- 开路输出一定不能悬空，否则直流点会飘到天上去
嗯，这一节就先到这儿。LVPECL的核心输出结构已经讲清楚了——它不是魔术，只是设计得足够精巧而已。