第1章 LVPECL和CML概述：定义与起源

各位工程师朋友，做高频时钟设计的时候，免不了要跟LVPECL和CML打交道。说实话，我刚开始接触这两兄弟时，也经常搞混——明明是差不多的差分信号，为什么非要分两个标准？后来我被一块板子的抖动问题折腾了整整两周，才彻底搞明白它们骨子里的差异。这一章我们先聊聊它们是谁、从哪来，打个底子。

什么是LVPECL？

LVPECL的全称是低压正发射极耦合逻辑（Low-Voltage Positive Emitter-Coupled Logic）。它其实是PECL的低压版本，而PECL又是从ECL（发射极耦合逻辑）演进过来的。ECL当年在大型机里很流行，速度快，就是功耗太大、电压也太高，没法用在今天的低功耗系统里。

LVPECL的起源可以追溯到上世纪90年代末。当时高速时钟芯片开始普及，但3.3V或2.5V的电源电压下，传统ECL完全带不动。于是半导体厂商把ECL电路结构稍作修改，把电源轨从-5.2V改成了正压、再降低摆幅，就变成了LVPECL。

下表我总结了LVPECL的几个关键参数，大家在选型时可以直接对照：

参数	典型值	说明
电源电压	3.3V 或 2.5V	正压供电，不兼容5V
输出摆幅	800 mVpp	差分峰峰值，典型值
共模电压	VCC - 1.3V	约1.9V（3.3V供电时）
输出阻抗	50 Ω 到 VCC-2V	需外部直流偏置
功耗	每通道约90 mW	相比CML偏大

什么是CML？

CML的全称是电流模式逻辑（Current-Mode Logic）。你想想看，名字里都带“电流模式”了，它工作的本质就是靠电流开关来产生差分信号。CML最早出现在光纤通信领域，大约2000年左右开始进入高速时钟和数据接口。

CML的电路结构更简单——一对差分对管加一个尾电流源，输出直接是开漏结构，需要外部上拉电阻到电源。它的输出摆幅可以做得很小，比如400mV甚至200mV，非常适合超高速链路（10Gbps以上）。

还是看表直观：

参数	典型值	说明
电源电压	3.3V / 2.5V / 1.8V	低压兼容性好
输出摆幅	400 mVpp（常用）	可通过上拉电阻调节
共模电压	由外部上拉决定	不固定，取决于端接
输出阻抗	高阻（开漏）	需外部50Ω到电源
功耗	每通道约30-60 mW	摆幅越小功耗越低

我记得我第一次调试CML信号的时候，示波器上看到的波形跟LVPECL完全不一样——共模电压是浮动在VCC-0.4V附近的，而不是LVPECL那种固定值。搞明白这个，后面做AC耦合设计就顺了。

为什么我们需要区分这两种接口？

说白了，选型选错了，你整个时钟树都得返工。两者的应用场景其实有很清晰的分界：

• LVPECL：适合频率在几百MHz到2GHz左右、要求低抖动的时钟分发。我在做基站时钟同步板时，主时钟分配用的就是LVPECL，因为它不敏感于电源噪声。
• CML：适合超过5GHz的超高速链路，比如SerDes参考时钟、40G/100G光模块的时钟。CML摆幅小，可以做到更低的功耗和更快的切换速度。
• 混合使用：很多FPGA和高速ADC同时支持LVPECL和CML输入。这时候需要加电平转换电路或者AC耦合+合适的端接。

知识体系关系图

下面我画了一张结构图，帮你把LVPECL和CML的起源、特点、应用脉络理清楚。这张图我每次讲课都会拿出来，大家一看就明白它们为什么是“表兄弟”但脾气不同。

小结：从历史看选型逻辑

讲到这儿，你应该感觉到了：LVPECL和CML虽然都是差分时钟接口，但它们的“基因”完全不同。LVPECL继承自ECL的高速度、高摆幅、高功耗血统，适合做时钟树上的主干；CML则更精简、更现代，天生为数据链路优化。