4. 差分对走线宽度与间距计算：基于目标阻抗
做JESD204B差分线，最头疼的是什么？不是拓扑，不是等长，而是——阻抗。JESD204B物理层走的是CML电平，单端50Ω，差分100Ω。这话大家都会背。但真的上板子，阻抗算不准，眼图就是一团糊。我吃过这个亏，所以这一章咱们死磕一件事：怎么根据目标阻抗，算出靠谱的线宽和间距。
4.1 先搞清楚：阻抗到底是谁决定的？
很多人一上来就开计算器填参数，但连影响阻抗的因素都没列全。我列个清单，你看看有没有漏的：
- 介质厚度（H）——层间介质厚度，这是最敏感的参数。
- 铜厚（T）——IPC标准建议按成品铜厚计算，别用基铜。
- 介电常数（Dk）——FR4的Dk会随频率漂，JESD204B跑12Gbps时，用4.2~4.5比较稳妥。
- 线宽（W）——目标阻抗的主调旋钮。
- 间距（S）——差分对内部的距离，耦合度的决定因素。
- 阻焊厚度——很多设计师忽略这个，高频时阻焊会拉低阻抗2~4Ω。
我见过一个团队，按2.0oz基铜算阻抗，结果板厂做了1.8oz成品铜厚，阻抗直接飘了6Ω。所以记住：所有参数都要跟板厂确认制程能力。
4.2 经典计算公式：微带线与带状线
市面上计算工具很多（Polar Si9000、Saturn PCB Toolkit），但原理你得懂。这里只给两个最常用的经验公式，实际生产前必须用场求解器验证。
4.2.1 边缘耦合微带线
表面层走线，上层是空气，下层是介质。差分阻抗近似为：
Z_diff ≈ 2 * Z_0 * (1 - 0.48 * e^(-0.96 * S/H))
其中 Z_0 是单端微带线特性阻抗：
Z_0 ≈ [87 / √(ε_r + 1.41)] * ln(5.98 * H / (0.8 * W + T))
单位自己注意，H、W、T都用同一单位（mil或mm）。这个公式适合S/H在0.2~1.5之间。我在项目中用过一次，算出线宽5mil，间距8mil，板厂反馈说他们的蚀刻补偿会把间距缩小0.5mil，让我先调。嗯，这点很重要——理论值只能当起点。
4.2.2 对称带状线
内层走线，上下都是介质。差分阻抗：
Z_diff ≈ 2 * Z_0 * (1 - 0.347 * e^(-2.9 * S/H))
Z_0 ≈ [60 / √ε_r] * ln(4 * H / (0.67 * π * W * (0.8 + T/W)))
带状线耦合更强，间距对阻抗的影响比微带线敏感。我调过一块12层板，中间层用带状线，间距只差1mil，阻抗差了8Ω。所以内层走线，间距控制要比表层更严格。
4.3 计算举例：100Ω ±10% 差分对
假设层叠：表层微带线，H=4mil，铜厚T=1.4mil（1oz成品），Dk=4.3。目标100Ω。试算结果：
| 线宽 W (mil) | 间距 S (mil) | 计算差分阻抗 (Ω) | 是否满足 ±10% |
|---|---|---|---|
| 4.0 | 6.0 | 103.2 | ✓ |
| 4.0 | 8.0 | 107.8 | ✓ |
| 4.5 | 6.0 | 98.5 | ✓ |
| 4.5 | 8.0 | 102.9 | ✓ |
| 5.0 | 6.0 | 94.1 | ✗（偏低） |
看出规律没？线宽越宽，阻抗越低；间距越大，阻抗越高（因为耦合减弱，差分阻抗趋向两倍单端）。我在项目中发现，JESD204B建议留2~3mil的阻抗余量，因为阻焊、玻纤效应都会带来额外偏差。
4.4 间距S的硬约束：不止是阻抗
间距不能只按阻抗算。还有几个现实因素：
- 制造能力：国内快板厂最小间距通常5mil（0.127mm），4mil以下需要加钱。
- 串扰容限：间距太小，差模转共模噪声增大。JESD204B的共模抑制比通常要&-20dB，走线间距至少3倍线宽。
- 介质厚度匹配：微带线下方的参考平面不能有挖空区域，否则阻抗突变。
我曾经遇到一个案例：客户用4mil线宽、4mil间距去做100Ω，计算值正好100Ω。但板子贴片后眼图闭合。查到底层有电源分割槽，差分对跨了缝隙，阻抗从100Ω跳到135Ω。所以间距的选取，必须结合参考平面的连续性一起看。
核心建议：对于JESD204B 12.5Gbps以下，推荐表层微带线走100Ω时，使用 W=4.5mil / S=7mil（对应H=4mil，1oz铜）。这是经过量产验证的保守值，阻抗偏差可控制在±7%以内。
4.5 实战流程：如何跟板厂对阻抗
我个人习惯的步骤：
- 拿到板厂的层叠结构表——包含各层介质类型、厚度、铜厚、阻焊厚度。
- 用Polar Si9000填入参数，算出差分阻抗对应的线宽间距组合。
- 给板厂3种方案（线宽/间距/阻抗目标），让他们确认制程可生产。比如：方案A 4.5/7.0/100Ω；方案B 4.0/8.0/100Ω；方案C 5.0/6.5/98Ω。
- 等板厂反馈他们自己的计算值——如果差异超过3Ω，要求重新协调层叠。
这一步千万别省。我有个同事直接按Si9000的值出图，没跟板厂确认，结果板子回来阻抗全偏到110Ω以上，整批报废。你说冤不冤？
注意： 不要迷信计算工具的默认值。尤其FR4的Dk，在不同频率下会变化。12Gbps时，常见的普通FR4 Dk可能从4.0降到3.8，阻抗会升高2~4Ω。要求严格的场合，请使用高频层压板（如Megtron 6，Rogers 4350B），Dk更稳定。
4.6 本章小结——一张图说清计算逻辑
流程图说明：从层叠出发，先算单端50Ω，再套差分公式。试算多组W/S组合，必须用制造约束反向验证。我画这个图就是希望你别死磕计算器，得让板厂的制程帮你落地。
4.7 一些零碎但重要的提醒
- 玻纤效应：FR4的玻纤编织会导致局部Dk波动。JESD204B在12Gbps以上，建议走线以10度~15度斜向走，或者用压合时铺开玻纤的板材。
- 阻抗测试Coupon：每一块拼板必须加阻抗测试条，而且位置要靠近实际差分走线区域。我见过只做板边Coupon的，结果板中阻抗跟板边差了8Ω。
- 存一份校准数据：把每次板厂返回来的阻抗实测值跟你的计算值做对比，积累多了，你就能建立自己的修正系数。
小技巧：如果你用Polar Si9000，可以在“Coating”选项卡里加上阻焊厚度。默认是0，加上0.5~1.0mil阻焊后，阻抗通常下降1~3Ω。别小看这几欧姆，有时候恰恰就是它让你的眼图从合格变成飘红。
好，这一章就到这里。线宽和间距算清楚，JESD204B的物理层就站住了一半。下一件事，该处理等长和绕线了——但那又是另一个故事。