3. PCB层叠结构设计：叠层数、介质、参考平面选择
说实话，层叠结构这个事，很多工程师一开始都不太当回事。觉得不就是几层板堆起来嘛，布通就行了。但你要是搞过JESD204B——尤其跑到12.5Gbps以上——就会明白：层叠选错了，后面所有努力全白费。
我当年第一个12G项目，Layout同事随便选了个4层板，介质用的普通FR4，结果板子回来眼图惨不忍睹。后来换成8层低损耗材料，同样是那套原理图，眼图一下就打开了。所以咱们今天就把层叠这事掰开揉碎讲清楚。
3.1 叠层数：不是越多越好，但太少肯定不行
JESD204B差分对属于高速串行链路，典型速率6.25Gbps起步，高版本能到12.5Gbps甚至更高。对这样的信号，你需要一个完整的参考平面直接位于走线层下方（或上方）。这就带来了第一个问题：最少几层？
我习惯这么算：至少需要1层信号层 + 1层完整地层，再加上电源层和另一层信号。所以4层板是底线。但我个人建议，JESD204B至少上6层——为什么？
- 4层板：往往信号层和地层之间隔着芯板（core），距离偏大（8~12mil），差分阻抗很难控到100Ω±10%，同时回流路径容易受干扰。
- 6层板：Top/Gnd/Inner1/Power/Gnd/Bottom是经典排列。高速差分走在Top或Bottom层，紧邻第二层的Gnd平面，间距可以做到4~6mil，阻抗控制好很多。
- 8层及以上：当你需要多个高速层、或者有多个JESD204B链路需要隔离时，8层是安全选择。额外的电源内层也能降低PDN阻抗。
选几层，你得算一下信号层数量。每个JESD204B lane最好独占一个完整地层平面（不分割）。如果系统里还有DDR、PCIe，那层叠肯定还要加。我建议设计前期就定下来：至少比你想的最少层数多2层。后面改叠层，代价非常大。
3.2 介质材料：FR4还能不能用？
这个问题几乎每个项目都被问。我的回答很直接：看速率和走线长度。
- 普通FR4：Dk约4.2~4.5（随频率波动大），Df约0.02。对于6Gbps以下、走线长度<10inch的应用，还能凑合。但如果你需要保证±5%的阻抗公差，FR4的Dk变化就太大了。
- 低损耗材料：比如Megtron 6、Rogers 4350B、Isola I-Tera等等。Dk稳定（3.5~4.0），Df低至0.002~0.005。JESD204B工作在12Gbps以上时，强烈推荐。走线超过8inch，即使6Gbps也要考虑低损耗。
| 材料 | Dk | Df | 适用速率 | 成本 |
|---|---|---|---|---|
| 标准FR4 | 4.2~4.5 | 0.02 | ≤6Gbps | 低 |
| FR4-High Tg | 4.0~4.4 | 0.015 | ≤8Gbps | 中 |
| Megtron 6 | 3.6~3.8 | 0.002 | ≥12Gbps | 高 |
| Rogers 4350B | 3.48 | 0.003 | ≥12Gbps | 高 |
| Isola I-Tera | 3.6 | 0.003 | ≥12Gbps | 高 |
另外还有个容易忽略的事——玻纤编织效应。普通FR4的玻纤布在铜箔下会形成周期性介电常数不均匀，造成差分对内skew。你想想看，两线一个走在玻纤束上、一个走在树脂空洞区，传播速度不一样，共模噪声就冒出来了。所以高速JESD204B建议使用扁平玻纤布（比如1080型）或直接上低损耗材料，玻纤编织更均匀。
3.3 参考平面：地层是王道，电源平面要谨慎
JESD204B差分对必须有连续的参考平面。所谓“连续”，就是整个走线路径下方（或上方）不能被切开。我个人习惯：如果需要跨电源域，我会在跨域点放一对紧耦合的地过孔，让回流电流能低阻抗换层。不能依赖电源平面作为唯一参考——除非你确认该电源平面在全部工作频率下都是低阻抗的。
我总结几条硬规则：
- 差分对正下方必须是地层，尽量不跨分割。如果必须跨分割，走线宽度<参考平面间距的2倍时影响较小，但JESD204B建议禁止跨越分割。
- 当使用内层走线时，上下都要有地层。比如6层板中第三层走高速差分，第二层和第四层都应该是完整地层。这叫“带状线结构”，屏蔽最好。
- 参考平面与信号层的间距（介质厚度）直接决定差分阻抗。我通常让PCB厂把信号层到参考层的半固化片厚度控制在4~6mil，这样线宽/线距在5~8mil范围内就能做到100Ω差分阻抗。
还有个细节：参考平面上的过孔。如果差分对旁边有密集的过孔（比如BGA扇出），这些过孔会在参考平面上形成空洞（anti-pad），等效于局部切割。所以JESD204B差分对的走线区域，我建议过孔间距至少大于走线到平面距离的5倍。如果避不开，就在走线和过孔之间加一条地线隔离。
3.4 层叠排列的实用建议
说了这么多，不如给一个可以直接抄的层叠方案。下面是我在12Gbps JESD204B项目中常用的6层叠构：
| 层序号 | 类型 | 用途 |
|---|---|---|
| Top | 信号层 | JESD204B差分对（微带线），射频/模拟信号 |
| Layer 2 | 完整地层 | 参考平面、回流路径 |
| Layer 3 | 信号层 | 低速数字信号，次要高速信号 |
| Layer 4 | 电源层 | 主电源分配（1.8V, 3.3V等） |
| Layer 5 | 完整地层 | 内层回流、屏蔽 |
| Bottom | 信号层 | JESD204B差分对（微带线），辅助走线 |
8层板的话，我通常再加一对地层/电源内层，并把高速差分全部用带状线结构（上下地层）。你可以根据器件密度和BGA扇出需求调整，但原则不变：每个高速信号层至少紧邻一个完整地层。
3.5 总结性检查清单
最后，给你一个我每次设计前都要过的checklist。你可以在开始布局前一条条核实：
- 叠层数是否满足所有高速信号+完整参考平面需求？（至少6层）
- 介质材料是否满足最高速率的损耗要求？（12Gbps以上用低损耗材料）
- 每个JESD204B差分对下方是否有完整地层？是否跨过电源分割？
- 信号层与参考平面之间的介质厚度是否在4~6mil范围内？
- 是否有意避免相邻信号层平行长走线？（优先正交或隔层）
- 玻纤编织是否已考虑？是否要求PCB厂使用扁平玻纤布？
- 参考平面上的过孔密度是否过高？是否在差分对附近留出了足够空旷区域？
这一章内容比较多，但说白了就是：层叠是地基，地基稳了，后面布线才有意义。我每次做高速项目，花在层叠讨论上的时间至少占整个PCB设计周期的20%。别嫌麻烦，返工一次的时间够你做三次层叠优化了。