3. 阻抗控制：PCB叠层设计、线宽间距计算、阻抗值选择
阻抗控制这个话题，几乎每个做高速PCB的工程师都绕不开。说白了，信号完整性很大的程度就靠它撑着。我个人经验里，但凡板上跑着DDR3以上或者高速串行总线，阻抗要是没控好，抓包出来的眼图一定惨不忍睹。今天我们就来聊聊阻抗控制里最核心的三件事：叠层怎么排、线宽间距怎么算、以及阻抗值到底选多少。
3.1 叠层设计——阻抗控制的“地基”
叠层结构决定了你的参考平面在哪、介质厚度多少、铜厚多少。这些参数直接决定了特性阻抗。我刚开始做设计时总以为叠层是板厂的事，后来吃过一次亏——有一块8层板，因为没跟板厂确认半固化片（PP）的型号，结果成品阻抗全偏了10%以上。从那以后，每次投板前我都会先自己算一遍叠层。
常见的叠层结构可以分为三类：
| 类型 | 典型层数 | 参考平面 | 适用场景 |
|---|---|---|---|
| 信号-地-信号（微带走线） | 2~4层 | 相邻参考层 | 低速/低频，成本敏感 |
| 带状线（Stripline） | 4层以上 | 上下两层参考 | 高速信号，串扰抑制好 |
| 共面波导（CPW） | 2层以上 | 同层两侧地 + 底层 | 射频/毫米波，对阻抗敏感 |
选叠层时要注意几个关键参数：
- 介电常数（Dk）：FR4一般在4.2~4.5，但频率高了会降，我一般用4.2做估算。
- 介质厚度（H）：PP厚度决定阻抗，太薄了阻抗容易偏低。
- 铜厚（T）：1oz（35μm）最常用，内层有时用0.5oz（17.5μm）。
关键原则：阻抗跟H成正比，跟W成反比。想提高阻抗就加厚介质或减窄线宽。
3.2 线宽间距计算——阻抗的核心公式
计算特性阻抗，常用的模型有两个：微带线和带状线。微带线公式简单些，但精准度取决于边缘场的影响。我自己习惯先用在线计算器（比如Polar Si9000）算个初值，再用场仿真器微调，最后跟板厂确认工艺偏差。
这里给一个微带线50Ω阻抗的近似公式：
Z₀ ≈ (87 / sqrt(εr+1.41)) * ln(5.98*H / (0.8*W + T))其中：
Z₀——特性阻抗（Ω）
εr——介质介电常数
H——介质厚度（mil）
W——线宽（mil）
T——铜厚（mil）
实际操作时，我推荐用这种方法快速估算：
- 设定目标阻抗（比如50Ω单端）。
- 根据叠层确定H和T。
- 用公式反推W的初始值。
- 将W乘以1.05~1.10作为补偿，因为板厂蚀刻过程会略微过蚀。
个人经验：差分对的话，间距S一般设为线宽W的2倍左右（W/S=1:2）。太近了共模抑制差，太远了耦合不够。
3.3 阻抗值选择——常见标准与容差
阻抗值不是随便定的。行业内基本形成了几个标准：
| 信号类型 | 单端阻抗 | 差分阻抗 | 备注 |
|---|---|---|---|
| 普通数字信号（DDR3/4） | 50Ω | 100Ω | 最常用 |
| LVDS | — | 100Ω | 注意共模电平 |
| USB 2.0 / 3.0 | — | 90Ω | USB-IF规范 |
| HDMI | — | 100Ω | TMDS差分 |
| PCIe / SATA / Ethernet | 50Ω | 85~100Ω | 视标准而定 |
选值时要注意容差。普通FR4制程能做到±10%，高端板材±5%。我曾经遇到一块板子，设计目标100Ω差分，实际板厂给的是95Ω，结果抓包时眼高直接掉了30%。所以建议在仿真时把边界条件放宽——比如设计目标取95Ω，保证工艺偏差后仍落在90~105Ω之间。
避坑指南：不要只看理论计算。一定要跟板厂要“阻抗控制表”，他们给出的实际叠层参数（H、Dk、铜厚）往往跟手册有出入。我见过有人焊好板子后发现阻抗全错，最后才发现是PP型号没跟板厂确认。
3.4 阻抗控制流程总结
下面这张图是我自己项目里常用的阻抗控制路线。从叠层结构定义开始，到阻抗值选择、线宽间距计算、最后验证回头调整，形成一个闭环。
这个流程我在好几个项目里跑过。刚开始设计时，叠层参数可以先用典型值，比如4层板用7628+2116组合。等到仿真看到阻抗偏差大了，再回头调线宽或者叫板厂换PP。迭代几次后，你就知道自己的工艺窗口了。
关键点：阻抗控制不是一次算完就完事。你拿到的板材实际Dk、实际铜厚，以及板厂侧蚀量，都会影响最终结果。最好在投板前跟板厂要“阻抗控制建议层叠表”，让他们帮你把参数对一下。
嗯，上面这些就是阻抗控制里最核心的内容。叠层是骨架，线宽间距是血肉，阻抗值是灵魂。三者缺一不可。下次再做高速板时，把这套流程跑一遍，抓包出的眼图就不会让你失望了。