第2章 传输线理论基础：特性阻抗、传播常数、反射与匹配
做高速PCB设计，逃不开传输线理论。说白了，信号在PCB上走，不是理想导线里那种瞬时到达的直流。高频信号沿着走线，会表现出波的行为——有阻抗，有反射，还有衰减。我刚开始做DDR3项目时，觉得走线长一点短一点无所谓，结果一测眼图，干净得跟毛线团似的。嗯，从那以后，我老老实实把传输线基础啃了一遍。
2.1 分布参数模型
为什么低频时随便拉根线就能用，高频就不行？因为物理尺寸跟信号波长可比了。通常经验是：当走线长度超过信号上升沿对应波长的1/10，就必须用分布参数模型。
传输线本质上是个四端网络，用单位长度的四个分布参数描述：
- R（电阻）：导体本身的欧姆损耗，Ω/m
- L（电感）：回路自感，H/m
- G（电导）：介质漏电，S/m
- C（电容：两导体间分布电容，F/m
我曾经在一个10Gbps的背板项目里，因为忽略了介质损耗（G参数），仿真眼图闭合度差了20%。那真是血的教训——后来补上G参数，才跟实测对上。
2.2 特性阻抗
特性阻抗是传输线的核心参数。它不是直流电阻，而是行波电压与行波电流的比值。对于无耗传输线（R和G近似为0），公式很简单：
Z₀ = √(L / C)怎么理解？你可以把它想象成传输线对信号的“瞬间阻力”。信号每往前走一步，都要给前面一小段分布电容充电，同时要抵抗分布电感。这个比例就是Z₀。
影响Z₀的关键因素在PCB叠层中非常具体：
| 因素 | 变化趋势 |
|---|---|
| 介质厚度（H）增大 | Z₀ 增大 |
| 线宽（W）增大 | Z₀ 减小 |
| 铜厚（T）增大 | Z₀ 略微减小 |
| 介电常数（εr）增大 | Z₀ 减小 |
2.3 传播常数
传播常数γ描述了信号沿传输线传播时的幅度和相位变化。它是复数：
γ = α + jβ其中：
- α（衰减常数）：单位距离的幅度衰减，单位Np/m或dB/m
- β（相位常数）：单位距离的相位变化，单位rad/m
衰减主要由两个方面贡献：
- 导体损耗（R）：趋肤效应在高频下更明显。我记得有个射频模块，用的是厚铜板，本以为损耗会小，结果仿真发现趋肤深度还没铜厚的一半，电流只走表面，等效电阻反而比薄铜还大。后来我一般在10GHz以上改用更薄的铜箔。
- 介质损耗（G）：材料本身在交变电场下发热。常用材料（如FR-4）在1GHz左右损耗角正切（tanδ）约0.02；到了10GHz，FR-4基本不能用。我建议高速信号（>3Gbps）至少用低损耗材料，比如Megtron 6或Rogers系列。
2.4 反射与回波损耗
反射是高速链路失效的头号杀手。为什么会有反射？很简单：阻抗不连续。信号走到一个交接点，看到阻抗变了，一部分能量反射回去，一部分透过去。反射系数Γ定义为：
Γ = (Z₂ - Z₁) / (Z₂ + Z₁)Z₁是入射方向的特性阻抗，Z₂是负载或后面走线的阻抗。当Z₂= Z₁时，Γ=0，无反射；Z₂开路（∞），Γ=1，全反射；Z₂短路（0），Γ=-1，反相反射。
实际PCB中，反射的后果是振铃、过冲、下冲、眼图闭合。我见过最典型的问题：一条50Ω走线，中间经过一个过孔，过孔的等效阻抗跟走线不匹配，反射回来的能量跟原信号叠加，让接收端的电平判决错乱。
关键指标：回波损耗（Return Loss）
回波损耗RL = -20 log|Γ| (dB)。RL越大越好——比如-20dB表示反射功率只有入射的1%。我一般在设计约束里要求过孔或连接器的回波损耗小于-15dB，非换层情况下走线本身小于-25dB。
2.5 终端匹配
消除反射最直接的方法：让负载阻抗等于线阻抗。常用的匹配方式有：
| 匹配类型 | 适用场景 | 典型阻值 |
|---|---|---|
| 串联匹配（源端串阻） | 单端点对点，限制驱动端过冲 | Z₀ - Rdriver |
| 并联匹配（远端上/下拉） | 总线/多负载，提供直流偏置 | Z₀ 到Vtt |
| AC 匹配（阻容串联） | 差分信号，隔直耦合 | Z₀ + 电容 |
我自己的经验是：DDR3/4这种单端信号，源端串联匹配最常用——在芯片附近放一个22-33Ω电阻，配合PCB走线50Ω，能让驱动端的输出阻抗被“拉平”。但如果阻抗不连续发生在中间（比如换层孔），串阻也救不了，只能优化过孔或使用背钻。
2.6 知识体系总览
下面把这章的核心逻辑画成一张图，你看着就明白了：
你看，传输线理论其实就围着这四个点转：先建立分布参数模型，算出Z₀和γ；然后把这些参数用到实际互联中，通过反射系数判断信号质量；最后用匹配技术把反射压下去。说白了，一个高速PCB设计师日常做的，就是反复在这几个环节里平衡。我做了十几年设计，最深的感受是——理论框架先搭好，碰到具体问题才知道往哪个方向查资料，不然一直在瞎试。