3. 谐振现象：原因与频率计算公式

好了，到了这一章，我们得聊聊 PDN 分析里一个绕不开的话题——谐振。

很多人一开始接触 PDN，觉得不就是把电源和地连起来吗？加几个电容不就行了？

嗯，理论上是这样。但实际测出来或者仿真出来的阻抗曲线，往往不是一条平滑的直线。上面会有很多“尖峰”和“谷底”。

这些东西，就是谐振的“杰作”。

3.1 谐振到底是怎么来的？

说白了，谐振是电感和电容之间的“能量拉锯战”。

在 PDN 里，这种拉锯战无处不在：

• 电源/地平面：两个金属层之间天然就有电容，但电流流经平面本身也会产生电感。
• 去耦电容：电容本身有等效串联电感（ESL），电容和它的安装焊盘、过孔，一起构成了一个 LC 谐振回路。
• 封装走线：封装上的键合线或微带线，本身就是个小电感，和芯片内部的电容一搭配，又是一个谐振点。

我在调试一块 28Gbps 的高速串行板卡时遇到过这种情况。当时波形眼图总在某一类码型下闭合，百思不得其解。后来用 VNA 扫了 PDN 阻抗，发现在 1.2V 核心电源上，1.8GHz 处有个明显的谐振峰。你想想看，1.8GHz 刚好是数据速率的某个倍频，谐振直接耦合到了信号路径上，这才导致了问题。

所以，谐振不是只在实验室里看到的一个“学术现象”，它实实在在地影响着你的产品能不能正常工作。

3.2 谐振频率的计算公式

那么，怎样定量地描述谐振？

公式非常简单，你肯定见过：

f_res = 1 / (2π √(L·C))

其中：

参数	含义	单位	我常关注的来源
f_res	谐振频率	Hz	阻抗曲线上的第一个尖峰位置
L	回路的总等效电感	H	安装电感、走线电感、封装电感
C	回路的总等效电容	F	去耦电容容值、平面之间电容

举个例子：你放了一个 100nF 的电容，ESL 是 500pH。按照这个公式估算：

f_res = 1 / (2 × 3.14 × √(500e-12 × 100e-9))

≈ 1 / (6.28 × √(5e-17))
≈ 1 / (6.28 × 7.07e-9)
≈ 22.5 MHz

也就是说，这个电容本身和它的 ESL 在 22.5 MHz 处会形成一个反谐振峰。在这之前它呈现容性，能提供低阻抗；在这之后它呈现感性，阻抗反而随频率升高。

3.3 谐振带来的影响

谐振不是孤立的。它在 PDN 阻抗曲线上表现为：

• 反谐振峰（高阻抗）：表现为阻抗远高于目标阻抗。这是供电压降最大的频点。
• 谐振谷（低阻抗）：阻抗低于预期几倍，可能引发过压或浪涌电流。

不过大多数人更关心反谐振峰。因为它直接导致 PDN 噪声增大，恶化电源完整性。

我曾经有一个项目，DDR4 的 VTT 电源刷写时总是出现偶发错误。仿真结果显示在 200MHz 处有一个很高的反谐振峰。一开始我不信，因为模型里已经放足了电容。后来实测 VNA 扫出来，果然 200MHz 位置阻抗超标 3 倍。排查下来，发现是一个大电容的焊盘走线过长，引入了额外 1.5nH 电感，把谐振点从 350MHz 拉低到了 200MHz，正好和数据频率撞上了。

3.4 谐振频率的几种常见场景

场景	构成要素	典型谐振频率	我关注的典型问题
去耦电容自谐振	电容容值 + ESL	1~500 MHz	高频段阻抗不降反升
平面谐振	电源/地平面间电容 + 平面边缘电感	100 MHz ~ 10 GHz	腔体模式共振，EMI 问题
封装-芯片谐振	封装电感 + 芯片内部电容	100 MHz ~ 几 GHz	片上供电噪声耦合
去耦网络整体谐振	多个电容 + 过孔 + 平面	几十 kHz ~ 几百 MHz	多谐振点叠加，阻抗失控

你想想看，这些场景覆盖的频段从 kHz 一直到 GHz。要是没有谐振分析，我们很难解释为什么加了电容没有效果，或者为什么某个频率噪声特别大。

3.5 知识体系总览

为了帮你把之前的各种概念串起来，我画了一张图，把谐振产生原因和计算公式在整体 PDN 分析中的位置展示清楚。

这张图把谐振分析的脉络理清了。从物理来源入手，抽象成电气模型，再利用核心公式算出频率，最后用仿真或实测验证。我每次拿到一个新设计，先用这个框架做快速评估——看看可能有哪些谐振点，重点排查那些落在数据频率或其谐波附近的。

说实话，这一套流程我用了很多年。一开始也是一头雾水，只知道套公式。慢慢就会发现，公式只是“钥匙”，真正的“锁”是你要在物理结构中准确找出 L 和 C 的路径。这个能力没法一次说清，得靠实际案例去磨。不过，有了公式和图谱，至少你的分析就有了方向。