2. PDN 阻抗基础：阻抗定义与目标阻抗概念

好了，咱们正式进入 PDN 设计的核心。

这一章，说白了就是在打地基。地基不牢，后面什么谐振模态、去耦方案都是空中楼阁。我个人习惯，每接手一个新项目，第一件事就是把 PDN 阻抗的“脾性”摸透。你连阻抗是怎么回事都搞不清，还谈什么降噪？

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2.1 阻抗定义：不仅仅是 V/I

大家都会背欧姆定律：Z = V / I。但在 PDN 世界里，这个公式有了全新的意义。

PDN 网络的阻抗，不是一成不变的电阻。它是一个随频率剧烈变化的复数。为什么会这样？因为 PDN 里除了电阻，还有寄生电感和电容。

我记得刚入行时，有个高速数字板子，直流仿真通过，结果一上电，核心电压纹波超了 30%。找了半天，问题出在 PCB 过孔的寄生电感上。频率一高，那个过孔就像串了个大电阻，电流供不上去。

2.1.1 阻抗的频变特性

你看下面这张简图就能明白，PDN 阻抗在不同频段的表现完全不同。

2.2 目标阻抗：设计的上限红线

那到底 PDN 阻抗要小到什么程度才算合格？这就引出了 目标阻抗 的概念。

目标阻抗不是一个测出来的值，它是根据芯片工作条件算出来的一个设计目标。它告诉你：在芯片需要的所有频率点上，PDN 的输入阻抗都不能超过这个值。

计算公式很简单，但我见过一堆工程师算错：

Z_target = (V_DD × Ripple_tolerance) / I_transient

举个例子：

• V_DD = 1.0V
• 纹波要求 = 3%（即 Ripple_tolerance = 0.03）
• 瞬态电流 I_transient = 5A

那么 Z_target = (1.0 × 0.03) / 5 = 6 mΩ。

这 6mΩ 就是红线。你的 PDN 设计，在任何频率下，阻抗都不能高于它。

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2.3 PDN 阻抗频率特性与目标阻抗约束

下面这张图，我建议你刻在脑子里。它展示了 PDN 阻抗曲线的典型形状，以及目标阻抗线的作用。

你看，在 DC 区，阻抗很低。但到了谐振区（通常是几百 kHz 到几 MHz），电容的 ESL 和 PCB 的寄生电感开始捣乱，阻抗会窜上来。再到更高频，电感效应主导，阻抗一路走高。

目标阻抗线（Z_target）就是那条水平的虚线。只要阻抗曲线有任何一部分冒到这根线上面，你的电源就会出现超出容忍的纹波。

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2.4 目标阻抗的取值陷阱

目标阻抗的公式看着简单，但取值时最容易踩坑。我把它总结成一张表，方便你对照：

参数	常见错误取值	正确做法	原因
I_transient	芯片平均电流	最大阶跃电流差	只有电流突变才会引起电压波动
Ripple_tolerance	芯片 datasheet 最大值	留 20-30% 设计余量	PCB 生产公差、温度漂移会吃掉余量
V_DD	标称电压（如 1.0V）	考虑 IR Drop 后的实际电压	芯片端的实际电压可能比源端低 5%

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2.5 知识结构速览

我把本章的关键点整理成一个清单，方便你复习。嗯，这里要注意，这些点不是孤立的，它们是一个层层递进的关系。

1. 阻抗定义：Z(f) = R + j(2πfL - 1/(2πfC))。PDN 阻抗是频率的函数。
2. 目标阻抗计算：Z_target = (V_DD × Ripple) / ΔI。这是设计的硬门槛。
3. 三段频域特征：DC 区（低阻抗）→ 谐振区（阻抗峰）→ 电感区（阻抗上升）。
4. 设计红线：整条阻抗曲线必须在 Z_target 线以下。
5. 取值余量：建议在芯片要求基础上，额外留 20% 的裕度应付工程误差。

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