4. 去耦电容原理：电容不是理想元件——ESR、ESL和自谐振频率的影响
做电源完整性设计这么多年，我越来越觉得——去耦电容选型有点像配药。什么病用什么药，什么频率配什么电容。理想的电容就是把电荷存起来，需要时释放，干干净净。但现实中电容的“性格”复杂得多。今天我们就来扒一扒电容的那些寄生参数，看看它们到底怎么影响PDN性能。
4.1 理想电容 vs 实际电容
理想电容的阻抗公式很简单：Z = 1 / (2πfC)。频率越高，阻抗越低。如果真有这种电容，PDN设计就太轻松了。可惜，实际电容内部还藏着两个“捣乱分子”：等效串联电阻（ESR）和等效串联电感（ESL）。
实际电容的等效模型：理想电容 C + ESR + ESL 三者串联。ESR 和 ESL 分别从材料和结构寄生而来。
你想想看，在高频时，ESL的感抗（2πf×ESL）会快速上升，抵消掉电容的容抗下降趋势。所以实际电容的阻抗曲线是一个V形——先降后升，最低点就是自谐振频率。
4.2 ESR和ESL的来源
- ESR（等效串联电阻）：来自介质损耗、金属电极的欧姆电阻、引线接触电阻。比如电解电容的ESR通常较大，而陶瓷电容的ESR较小。
- ESL（等效串联电感）：由电容的物理结构决定。引线、焊盘、内部电极的回路都会贡献电感。同一容值的电容，封装越小，ESL越低。举个例子，0402封装的ESL大约0.4nH，而1206封装可能到1.2nH。
| 电容类型 | 典型ESR (mΩ) | 典型ESL (nH) | 自谐振频率 (MHz) @ 10nF |
|---|---|---|---|
| MLCC 0402 | 5～20 | 0.4 | ～250 |
| MLCC 0603 | 5～20 | 0.6 | ～200 |
| 钽电容 (3216) | 100～500 | 1.5 | ～40 |
| 铝电解 (D8) | 几十～几百 | 5～10 | ～10 |
避坑提示：我早期做一块4层板时，DC-DC输出用了几个钽电容去耦，结果纹波死活压不下去。后来发现自谐振频率只有不到10MHz，而开关噪声在50MHz附近。换用MLCC后纹波直接降了60%。
4.3 自谐振频率（SRF）
自谐振频率是电容的“最佳工作点”。在这个频率上，容抗等于感抗（值），两者互相抵消，只剩下ESR。所以阻抗最小。
公式很简单：
SRF = 1 / (2π √(L×C))
你看，SRF取决于ESL和C。同容值下，ESL越小，SRF越高。这也是为什么高速电路里都偏爱小封装电容——0402比0603的ESL小，SRF更高，能覆盖更高频的噪声。
核心结论：去耦时，电容应工作在自谐振频率附近。偏离越远，去耦效果越差。
我记得有个项目，DDR4的VTT电源，最初只放了几颗100nF的电容，结果信号眼图打不开。仿真一看，100nF的SRF在80MHz左右，而DDR4的开关噪声主要分布在200MHz以上。我果断换了一排10nF（SRF约250MHz），眼图瞬间合格了。
4.4 阻抗-频率特性曲线
下面这张图把阻抗随频率的变化画了出来。你可以清楚看到理想曲线和实际曲线的差异，以及不同电容的SRF位置。
从图中你能看到：理想电容（蓝虚）一直向下，实际电容（红实）在低频段跟随理想曲线，但过了自谐振点后，ESL主导，阻抗开始反弹。绿色虚线是一个低ESL的电容，它的自谐振频率更高，阻抗曲线更窄、更低。
4.5 我踩过的一个坑
几年前做一个ARM Cortex-A7核心板，1.2V核电压纹波要求在15mV以内。我按常规习惯均匀摆放了几十个100nF + 几个10μF，结果纹波实测32mV。排查了很久——不是layout问题，也不是电源芯片问题。
后来用阻抗分析仪扫PDN，发现10MHz附近有个阻抗峰。原来100nF电容的SRF在50MHz左右，而电源环路响应和PCB谐振共同在10MHz附近产生了高阻抗。我加了一排470nF（SRF约20MHz）并联，把10MHz的阻抗压下去了，纹波降到12mV。
教训：不要只看容值！一定要结合目标频段的SRF选电容。我自己现在做PDN设计时，会在仿真里扫频阻抗曲线，找出最需要压制的谐振点，然后针对性选电容。
4.6 选型策略：多颗电容并联的艺术
既然单颗电容只能覆盖一个窄频段，那我们就并联不同容值的电容，形成“梳状”阻抗曲线。比如1μF（SRF≈5MHz）、100nF（SRF≈50MHz）、10nF（SRF≈250MHz）并联，就能覆盖10kHz～500MHz范围内的低阻抗。
但要注意：不同电容并联后，它们之间的ESL会形成谐振腔，可能产生反谐振峰（即并联阻抗突然升高）。这个反谐振峰通常出现在两个电容的SRF之间。
| 容值 | SRF (0603 MLCC) | 推荐用途 |
|---|---|---|
| 10μF | ～2 MHz | 低频大电流（DC偏移敏感） |
| 1μF | ～8 MHz | 中等频率去耦 |
| 100nF | ～50 MHz | 通用高频去耦（经典） |
| 10nF | ～250 MHz | GHz频段去耦 |
| 1nF | ～800 MHz | 超高频（I/O接口） |
个人习惯：我一般用“十倍容值递减”原则，从10μF、1μF、100nF、10nF每个数量级选一种，间距在2~3个数量级之间。然后通过仿真看看反谐振峰高度，如果超过目标阻抗，就在峰附近再加一个电容。
嗯，说了这么多，核心其实一句话：去耦电容选的不是容值，而是自谐振频率。ESR决定最低阻抗值，ESL决定可用频段，SRF决定了这颗电容该放在哪个频率上“发光发热”。做PDN设计时，手头常备一份常用电容的SRF表格，会省很多走弯路的时间。