第3章 电源平面与地平面：平行板电容效应、直流压降、交流阻抗的物理本质

上一章我们聊了PDN的组成和噪声预算，这一章深入看看最核心的两个角色——电源平面和地平面。说白了，它们不只是给芯片供电的铜皮，还藏着不少物理玄机。

3.1 平行板电容效应

两块大面积铜皮面对面、中间夹着介质（FR4），这不就是个平板电容吗？没错。电源平面和地平面之间天然形成了平行板电容，这个电容对PDN性能影响极大。

电容值的计算

电容公式大家都熟：

C = ε₀·εr·A / d

其中A是重叠面积，d是层间距。举个例子：100mm x 100mm的平面，层间距0.1mm，FR4的εr≈4.5，算出来电容大约：

C = 8.85e-12 × 4.5 × (0.1×0.1) / 0.0001 ≈ 4 nF

4nF！这已经相当于好几颗0402 MLCC了。而且这个电容是分布在整个板面上的，高频性能极好——没有引线电感，等效串联电阻也极低。

储能与去耦

这个平行板电容最妙的地方是：它不仅提供低阻抗路径，还能在芯片瞬间拉大电流时“放电”支撑电压。你想想看，当芯片时钟沿跳变时，电流需求可能从0飙升到几安培，几百皮秒内完成。外部VRM根本反应不过来，这时候平行板电容里的电荷就是救命稻草。

平行板电容的另一个特点是分布参数效应。高频下，平面不再是理想的短路，而是呈现传输线特性。不过对于普通数字电路（几百MHz以下），平行板电容主要工作在准静态区，直接用集总电容模型就够了。

3.2 直流压降

直流压降，行话叫IR Drop。电流流过铜皮时，铜有电阻，就会产生压降。这个压降会让芯片供电电压低于VRM输出，严重时可能导致逻辑错误。

物理本质

铜的电阻率ρ=1.724×10⁻⁸ Ω·m（20°C）。一块35μm厚、1oz铜的方块电阻约为0.5mΩ/sq。如果从VRM到芯片要走10个方块，电流20A，压降就是：

V_drop = 20A × 0.5mΩ × 10 = 100mV

100mV！很多低压芯片供电只有1.0V，100mV就是10%的压降，远远超标。

如何降低直流压降

• 加厚铜箔：2oz甚至3oz，成本增加但效果显著。
• 加宽平面：整个电源层就是个大铜皮，宽度不是问题，但注意边缘切割和分割。
• 并联平面：多个电源层通过过孔阵列并联，等效电阻降低。
• 减少过孔瓶颈：关键路径上布置足够多的过孔，每平方厘米至少4-6个。

3.3 交流阻抗

直流压降是静态问题，交流阻抗才是高速设计的核心。PDN的交流阻抗说白了就是：在芯片管脚处看进去，电源与地之间的频域阻抗曲线。

目标阻抗

业界经典定义：

Z_target = V_ripple / I_transient

例如V_ripple允许5%（1.0V供电就是±50mV），I_transient=10A，则Z_target≤5mΩ。从直流到几十MHz都要满足这个目标。

频域分段的物理本质

PDN的交流阻抗曲线大致分三段：

1. 低频段（<1MHz）：直流电阻+VRM输出阻抗主导。VRM有几百nH的电感和mΩ级电阻，电感感抗随频率升高。
2. 中频段（1~100MHz）：去耦电容主导。大电容（10~100μF）的ESL和ESR形成串联谐振，小电容（0.1~1μF）提供更低感抗。
3. 高频段（>100MHz）：平行板电容主导。此时芯片封装电感、PCB过孔电感开始起作用，但平行板电容由于无引线电感，是唯一能推高频的。

谐振与反谐振

不同容值的电容并联时，会形成多个串联谐振峰和并联反谐振峰。反谐振点阻抗会飙高，可能超过目标阻抗。这就是为什么去耦网络设计要遵循“递推式”原则：每十年频程布置一组电容，避免大跨度。

我习惯的设计流程是：先在仿真软件里扫出裸板（只有平面和少量固定电容）的阻抗曲线，找到薄弱频点，然后有针对性地添加电容，而不是一味堆料。

3.4 三者关系一览

下面这个表能帮你快速对应三种效应的关注点：

效应	频段	关键参数	设计对策
平行板电容效应	高频（>100MHz）	平面面积、层间距、介电常数	减小层间距、扩大重叠面积
直流压降	直流（0Hz）	铜厚、宽度、过孔数量	加厚铜、加多过孔、优化电流路径
交流阻抗	全频段	ESR、ESL、谐振频率	递推式去耦网络、平面电容、VRM设计

三种物理本质都藏在铜皮和介质里。搞懂了它们，你就能读懂PDN的“心电图”——阻抗曲线。

3.5 一张图看透物理本质

下面这个SVG把平行板电容、直流压降和交流阻抗的频域关系画在了一起，你看完应该能串起来。

看这张图，从左到右，阻抗曲线先是由VRM和直流电阻决定，在中频段由电容的谐振特性控制（出现谷和峰），到了高频段，平行板电容起主导，阻抗能降到极低。只要曲线全部在目标阻抗线（红色虚线）以下，PDN就是健康的。