反射与阻抗匹配：源端匹配、终端匹配、失配效应
说到信号完整性的核心问题，反射排前三。
它怎么来的？说白了就是阻抗突变。信号在传输线上跑得好好的，突然遇到阻抗变化的地方，一部分能量就会反弹回来。反弹的信号叠加到原始信号上，波形就乱套了。
我以前刚做硬件那会儿，觉得阻抗这事儿差不多就行了。结果有一次产品在做高低温测试时，DDR 总线上频繁出 CRC 错误。查了整整三天，最后发现是末端的一个电阻装错了规格。打那以后，我对匹配这事儿再也不敢马虎。
反射的成因与核心公式
反射的量用反射系数 Γ（Gamma）来衡量。
Γ = (Z_load - Z_0) / (Z_load + Z_0)其中 Z_0 是传输线特征阻抗，Z_load 是负载阻抗。
理解这个公式很方便：
- 如果 Z_load = Z_0，Γ 等于 0 —— 没有反射。这是理想情况。
- 如果 Z_load 是开路（无穷大），Γ ≈ +1 —— 全反射回来，极性不变。
- 如果 Z_load 是短路（0Ω），Γ = -1 —— 全反射但极性反转。
你想想看，要是信号的跳变沿碰到这些极端情况，波形得变形到什么样？
源端匹配：最常用的方法
源端匹配，也叫串联匹配。做法很简单——在驱动器的输出端串一个电阻 Rs。
这个电阻加上驱动器的输出阻抗 Rd，正好等于传输线的特征阻抗 Z_0。
我个人的习惯经验是：
- 先查芯片手册，找到驱动器的典型输出阻抗。大多数 CMOS 输出在 20Ω~40Ω 之间。
- 计算需要的串联电阻值：Rs = Z_0 - Rd。
- 尽量把 Rs 放在靠近驱动引脚的位置，越近越好。
// 示例：Z_0 = 50Ω，Rd = 25Ω，则 Rs = 25Ω
// 放在芯片输出引脚和走线之间为什么源端匹配受欢迎？因为它简单、功耗低。信号从源端发出时，一半电压落在分压点上，反射回来的信号到源端被吸收掉。接收端看到的是一个台阶上升的波形，但幅度最终能摆到满幅。
终端匹配：接收端的事后补救
终端匹配是把电阻放在接收端。目的是吸收掉到达终端的信号能量，不让它再反射回去。
并联匹配
在接收端用一个电阻拉到 GND，电阻值等于 Z_0。比如 50Ω 系统用 50Ω 下拉。
- 优点：吸收效果好，波形干净。
- 缺点：DC 功耗大。信号为高电平时，有静态电流持续流过。
戴维南匹配
用两个电阻串联，中间接到接收引脚。比如上拉 82Ω，下拉 82Ω，等效并联 41Ω，同时提供直流偏置。
我在项目中遇到过这种情况：DDR 时钟线用并联匹配功耗超标，换成戴维南匹配后，波形没变差，功耗降了 30%。
RC 匹配
电阻串联电容到 GND。电容隔掉了 DC 分量，只有高频信号才被吸收。
适合那些功耗敏感的场合，但不适合高速双向总线，因为 RC 时间常数会影响信号上升时间。
失配效应：波形长什么样？
不匹配的后果，通常在眼图上一眼就能看出问题。
典型的失配表现有这几类：
| 失配类型 | 典型波形特征 | 常见成因 |
|---|---|---|
| 过冲 | 信号超过 Voh 或低于 Vol | 源端电阻太小或没加 |
| 振铃 | 信号振荡衰减，有过冲有回沟 | 终端开路或不完全匹配 |
| 台阶 | 波形中间突然停顿再上升 | 长走线 + 轻负载，多次反射被观测到 |
| 回沟 | 电平稳定后短暂反向再恢复 | 终端短路感纳或电容过载 |
举个例子。我一个同事做千兆以太网的 RGMII 接口，信号线长 8 英寸，没做匹配。示波器量出来的过冲超过 1.8V（正常 1.2V），直接把接收端芯片的输入保护二极管击穿了。换了一片芯片、加上 33Ω 源端电阻后，问题解决。
匹配策略的选择指南
不同场景下，我一般这么选：
- 点到点单向时钟/数据：首选源端串联匹配。简单，功耗低。
- 双向总线（如 DDR DQ）：两端都要考虑。通常用片上端接 ODT，动态开关。
- 多负载菊花链：终端必须匹配，否则最后一个负载的反射会污染整条总线。
- 差分信号：差分阻抗匹配更重要。在终端加 100Ω（对于 100Ω 差分系统）跨接在 P/N 之间。
全链路阻抗匹配的逻辑闭环
下面这张图把前面讲的核心概念串起来了。你一看就能明白，反射从哪来、怎么解决、以及每种匹配方式在整个链路中起什么作用。
这张图把逻辑捋得很清楚——从左到右是问题链，从右到左是解决链。实际项目里，你往往是拿到一块板子、量到波形畸变（失配效应），然后反推回匹配方式是否选对、再判断反射源在哪里。闭环跑几轮，问题定位会越来越快。