传输线理论：特性阻抗、传播延迟、反射模型
说到信号完整性，传输线理论是绕不开的基础。我刚开始做硬件时，总觉得这玩意儿是射频工程师才需要操心的，数字电路嘛，0和1跑起来就行。直到有一次在高速背板上调试，眼图塌成了一条线，才发现——嗯，传输线的那些参数，一个没算对，整个链路就是灾难。
说白了，传输线就是一根能传递电磁波的导线。在低频时，导线就是导线，电流电压到处都一样。可一旦信号上升沿变陡，频率上去，导线就不再是“通路”，而是一段有分布参数的结构。你想想看，信号每往前走一寸，都会遇到电阻、电感、电容和电导。这些分布参数，决定了信号的传播行为。
核心认知：数字信号的频率不是由时钟频率决定的，而是由上升沿时间决定的。上升沿越陡，等效频率越高，传输线效应越明显。
特性阻抗 — 传输线的“特征值”
特性阻抗，记作 Z₀，是传输线上行波电压与行波电流之比。它不是直流电阻，而是一个交流概念。我个人习惯把特性阻抗理解为“传输线对行波的阻碍程度”。
我记得第一次设计DDR3走线时，PCB厂问我目标阻抗是多少。我说50欧姆。对方又问：你层叠怎么设计的？我才意识到，特性阻抗不是凭空出来的，它和你选的介质、线宽、铜厚、参考层距离都有关。
实战经验：我建议在做新板层叠前，先用阻抗计算工具（如Polar Si9000或Saturn PCB Toolkit）把各层目标阻抗对应的线宽算出来。别等到Layout都画完了才发现线宽调不了，那会儿改层叠代价就大了。
微带线和带状线的计算公式不同，但原理一样：
- 微带线（表层走线）：Z₀ 约正比于线宽，反比于介质厚度。线越宽，阻抗越低；介质越厚，阻抗越高。
- 带状线（内层走线）：两个参考平面，阻抗更稳定，串扰也更低。我一般把时钟、差分对都走到内层。
| 参数 | 微带线（表层） | 带状线（内层） |
|---|---|---|
| 参考平面数量 | 1个（正下方） | 2个（上下各一） |
| 阻抗稳定性 | 受焊接阻焊层影响 | 更稳定，阻焊影响小 |
| 串扰水平 | 较高 | 较低 |
| 典型Z₀范围 | 50–75 Ω | 40–70 Ω |
避坑指南：我曾经在一个4层板项目里，顶层和底层都走了50Ω微带线，结果实测才发现——因为阻焊层厚度不一致，顶层阻抗只有43Ω。后来我学乖了：让阻焊层也参与阻抗计算，或者直接要求PCB厂做阻抗条测试。
传播延迟 — 信号到底跑了多久？
传播延迟 Tpd 是信号从发送端走到接收端所需的时间。它由介质的相对介电常数 εr 决定：
微带线：Tpd ≈ 85 × √(0.475·εr + 0.67) ps/inch
带状线：Tpd ≈ 85 × √εr ps/inchFR4 的 εr 通常在 4.2~4.5 之间，连带状线延迟大约 170~180 ps/inch。这个数字你最好记一下，做等长绕线时用得着。
为什么要关心传播延迟？因为时序。源同步总线里，数据和时钟要同时到达接收端，延迟差就是skew的来源。我见过一个DDR3项目，设计工程师把数据线和时钟线做了等长（等物理长度），结果发现时钟反而先到——为什么？因为时钟走在内层带状线，数据走在表层微带线，介电常数不同，传播速度不一样。
关键结论：等长不等于等时。不同层、不同介质类型，即使物理长度相同，传播延迟也可能差几十皮秒。做DDR等长时，一定要按延时长度来绕，而不是单纯按走线长度。
反射模型 — 信号为什么会弹回来？
反射是传输线最大的敌人。当信号沿传输线前进，遇到阻抗不连续点（比如分支、过孔、连接器、接收端没匹配），一部分能量会反射回来，叠加到原信号上，引起振铃、过冲、下冲，甚至逻辑误判。
反射系数 Γ 就是用来描述反射大小的：
Γ = (Z_load - Z₀) / (Z_load + Z₀)- 如果 Z_load = Z₀，Γ = 0，无反射 — 完美匹配。
- 如果 Z_load = ∞（开路），Γ = 1，全反射，正极性。
- 如果 Z_load = 0（短路），Γ = -1，全反射，负极性。
- 如果 Z_load < Z₀，反射为负，信号先下冲再恢复。
我当年调试一个PCIe Gen3链路，发现远端接收端眼图塌了一半。用TDR一测，发现过孔阻抗只有38Ω，而走线是50Ω。反射系数算一下：(38-50)/(38+50) ≈ -0.14，负反射。14%的能量折返回来，跟后面的信号叠加，直接把眼睛闭了。后来改过孔结构（加大反焊盘、减少残桩），阻抗回到48Ω，眼图才打开。
个人建议：在多层板上，过孔是反射重灾区。我习惯让PCB厂在阻抗条测试板上同时测试过孔阻抗，如果控制不到±10%，宁可牺牲一点布线密度也要增加回流地过孔。
一张图看懂传输线核心逻辑
下面这张SVG框图，把特性阻抗、传播延迟、反射模型三者的关系串起来了。你可以反复看，理解了它，传输线理论就通了一半。
再来谈谈端接：怎么“消灭”反射
既然反射来源于阻抗不匹配，那解决办法就是——让接收端或源端的阻抗与传输线一致。常见的端接方式有：
- 源端串联端接：在驱动端串一个电阻（典型值22Ω~33Ω），与驱动输出阻抗相加等于Z₀。适合点对点，功耗低，我经常在DDR地址/控制线上用。
- 并联端接：在接收端把信号对地或对电源拉电阻，让阻抗匹配。比如50Ω对地，或者戴维南分压。适合终端匹配，但静态功耗大。
- AC端接：在并联端接的基础上串个电容，阻断直流功耗，只做高频匹配。多用于高速差分对。
实测心得：我记得有一次在FPGA板调DDR3，源端串了33Ω，结果信号上冲还是大。用示波器一量发现FPGA的驱动输出阻抗只有18Ω，加起来才51Ω，跟50Ω误差不大但振铃还在。后来换成27Ω——注意，我建议你用不同的阻值试一下，看哪个边沿最干净。有时候仿真和实测差一点，上机调一下最快。
反射的“时域”故事 — TDR原理
时域反射计（TDR）就是利用反射原理来测量传输线阻抗的工具。它发一个快沿脉冲，看反射回来的波形幅度和时间，就能反推出沿线的阻抗分布。
你想想看，如果整条线阻抗一致，TDR波形就是一条平线。如果某处阻抗偏高，反射正极性，波形上翘；偏低，反射负极性，波形下凹。我在调背板时最喜欢用TDR，因为它能直接告诉我哪个过孔、哪个连接器是瓶颈。
工具掌握：实验室里如果没有专用TDR，也可以用高带宽示波器配合阶跃发生器做简易TDR。我记得有次在客户现场，就是拿示波器的FastEdge输出接待测线，用自己看反射回来的幅度，估算阻抗偏差。虽然精度差点，但应急很好使。
小结：传输线理论就是SI的“宪法”
特性阻抗、传播延迟、反射模型，这三条线贯穿了所有高速设计的决策。不管你是在做DDR、PCIe、以太网还是SerDes，传输线的基本物理不会变。理解清楚了这些，后面那些复杂的串扰、抖动、电源噪声，都能从这个根上找到解释。
我记得刚入行时，老工程师跟我说：不懂传输线，就不要画高速板。现在我自己带团队，也对新人讲同样的话。与其在仿真结果上瞎调参数，不如先拿起笔算算Z₀，想想反射系数，很多问题其实早就写在纸上了。