第3章 Skew 的定义
Skew 这词儿，咱们硬件工程师天天挂嘴边。但真要往深了说，它到底是个啥？
说白了，就是差分对里两条走线的传播延迟差。理想情况下，D+ 和 D- 应该同时出发、同时到达。可惜现实世界没有那么完美——板子上的走线长度、过孔数量、介质层不均匀，都会让两条线的速度不一样。这个时间差，就是 Skew。
我入行那会儿，师傅扔给我一块 USB 2.0 的板子，说「你测测 Skew」。我懵逼地拿着示波器戳了半天，以为测个眼图就完事了。后来才发现，Skew 没搞定，眼图眼睛都是歪的。
Skew 的单位
单位很直白：皮秒（ps）。1 ps = 10⁻¹² 秒。你想想看，USB 3.0 的信号上升沿才几十皮秒，Skew 要是超过 10 ps，信号就乱套了。
平时我习惯用 TDR（时域反射计）来测。TDR 能给出一条线的实际延迟，两条线一减就是 Skew。没有 TDR 的时候，也能用示波器看差分眼图——眼图的交叉点如果不在中间，多半是 Skew 在搞鬼。
正负 Skew 的影响
Skew 有方向。到底哪条线快、哪条线慢，会产生截然不同的效果。
咱们先约定一下：差分信号里，D+ 和 D- 的上升沿与下降沿是互补的。如果 D+ 比 D- 晚到（也就是 D+ 滞后），我称之为正 Skew。反之，D+ 比 D- 早到，就是负 Skew。
| Skew 类型 | 表现 | 典型后果 |
|---|---|---|
| 正 Skew | D+ 滞后于 D- | 共模噪声增大，眼图垂直张开度下降 |
| 负 Skew | D+ 超前于 D- | 差分电压摆幅不对称，接收端误码率升高 |
| 零 Skew | D+ 与 D- 完全同步 | 完美模式（理想情况） |
正 Skew 最常见。我做项目的时候，经常发现 USB 3.0 的 TX 差分对走线外层和内层混着走，外层快内层慢，出来的正 Skew 能到 20 ps。USB 3.0 规范里 Skew 要求 < 10 ps……后果可想而知，插上移动硬盘要么不识别，要么反复断开连接。
负 Skew 其实也有。我记得有一次调试一块 Type-C 转接板，RXD 线上焊了个 0.1Ω 的电阻，结果 RXN 那条线少了个电阻，两条线阻抗不对称，反而产生了负 Skew。那叫一个头疼——信号链看起来每个参数都合规，眼图却总是闭合。
为什么正负 Skew 会产生不同影响？根源在于差分信号的模转换。理想差分信号只有差模分量。一旦出现 Skew，差模信号里就会混入共模分量。正 Skew 生成共模电压时，共模上的噪声更容易辐射出去，EMI 就会变差。负 Skew 则会让差分电压摆幅变小，接收端的电压裕度不足——说白了，就是接收器判断 0 和 1 的时候更容易出错。
你可以在仿真里验证这一点：用一个简单的理想差分对，在 D+ 上加 5 ps 延迟，观察接收端波形，共模电压会明显抬高。加 -5 ps 延迟呢？差模电压幅度下降。动手跑一次，比背一百遍公式都管用。
知识结构图
Skew 的来源
我们平时能碰到哪些地方容易产生 Skew？我列几个常见场景：
- 走线长度不等长 —— 最直观，两条线一长一短，延迟自然不同。
- 走线层不一致 —— 一条走在表层，另一条走在内层。内层的介电常数高，传播速度慢，Skew 就来了。
- 过孔差异 —— 一个过孔和两个过孔，延迟差能到 5~10 ps。过孔焊盘尺寸不对称，也会引入 Skew。
- 封装/插座 —— BGA 封装里芯片内部的引线不等长，或者连接器的引脚长度不一。我以前折腾一个 Type-C 插头，里面的两对信号引脚长度差了 2 mm，算下来 Skew 约 12 ps，差点让 USB 3.0 跑不起来。
这几种来源通常会叠加。你想，走线长度、过孔、封装一起加，轻松凑出 20~30 ps 的 Skew。而 USB 3.0 的规范要求是：
- 接收端：≤ 10 ps
- 发射端：≤ 10 ps（含封装和连接器）
- 子卡/电缆：≤ 5 ps
所以，设计阶段就必须严格控制。我不建议等到板子回来再补救——那时候修改走线基本不可能，只能靠跳过孔调整，或者换更贵的连接器。
如何快速判断 Skew 是否超标？
不看图咱们说指标。测量 Skew 最直接的方法，是测量两条线的实际传播延迟，然后相减。工具一般用 TDR 或 VNA。手头没有高端设备？也能用示波器测差分眼图，配合直方图看交叉点位置。交叉点偏离中心超过 15%，基本就是 Skew 超标了。
举个例子：USB 3.0 信号速率 5 Gbps，一个 UI 是 200 ps。如果交叉点偏移 ±30 ps，也就是 15% UI 的偏移，接收器还能将就。但偏移到 ±50 ps 以上，眼图闭合度就会急剧下降，误码率飙升。
嗯，关于 Skew 的定义，就先聊到这儿。你算一算自己的板子，心里就有数了。