USB 协议演进与关键差异
大家好，我是老周，干信号完整性这行十几年了。今天咱们聊聊 USB 协议，别急着翻 datasheet，先理清楚 USB 2.0、3.0、3.1、4.0 到底变了什么。说实话，很多工程师调了几年 Skew，却连协议版本的根本区别都没吃透。
我个人习惯把协议演进分成两个阶段：体验阶段（2.0 到 3.0）和带宽竞赛阶段（3.1 到 4.0）。你想想看，2.0 时代我们还在为 480 Mbps 布线发愁，现在 USB4 已经冲到 40 Gbps 了。
为什么必须先懂协议版本？
因为 Skew 的容差、测量方法、甚至测试夹具的用法，都跟版本直接挂钩。我在项目中遇到过好几次——新来的工程师按 USB 2.0 的 Skew 要求去量 USB 3.0 的差分对，结果眼图死活不开。嗯，这里要注意，每个版本对 Skew 的定义都不太一样。
核心原则：差分对内 Skew 直接影响眼图跨零点失真，而不同速率下的容差窗口呈指数级缩小。
USB 2.0 —— 低速时代的标杆
- 速率：480 Mbps（高速）
- 信号：单端 D+/D-，差分传输但协议层不强调对内 Skew
- 线缆要求：屏蔽双绞线，最长 5 m
- Skew 容差：官方没给硬性指标，但实际工程中建议 ≤100 ps
说白了，USB 2.0 对差分 Skew 比较宽松。我记得刚入行时，老工程师说：只要两线长度差控制在 5 mm 以内就行。这句话放到现在，根本不够用。
USB 3.0 —— 高速差分时代的开启
USB 3.0 引入了 SuperSpeed，用额外的差分对（SSTX/SSRX）跑 5 Gbps。这里有个关键变化：协议开始明确定义差分对内 Skew 和差分对间 Skew。为什么会这样？因为 5 Gbps 的 UI 只有 200 ps，Skew 稍微跑偏，眼图就塌了。
- 对内 Skew：≤15 ps（TDR 测量）
- 对间 Skew：≤50 ps
- 差分阻抗：85 Ω ± 15%
实战技巧：调试 USB 3.0 差分对时，我习惯先用 TDR 看两通道的阻抗曲线，再量长度差。长度差每多 1 mm，Skew 大约增加 6-7 ps。如果发现 Skew 超标，先查过孔和连接器焊盘，那是重灾区。
USB 3.1 / 3.2 —— 带宽翻倍背后的代价
| 版本 | Gen 类型 | 单 Lane 速率 | 对内 Skew 要求 | 我的避坑点 |
|---|---|---|---|---|
| USB 3.1 Gen1 | 单 Lane | 5 Gbps | ≤15 ps | 同 3.0，注意连接器引脚长度差 |
| USB 3.1 Gen2 | 单 Lane | 10 Gbps | ≤7 ps | 接收端 CTLE 补偿后仍要看眼图 |
| USB 3.2 Gen2x2 | 双 Lane | 20 Gbps | 单 Lane 内 ≤7 ps Lane 间 ≤25 ps |
双 Lane 的对间 Skew 更难调 |
我记得第一次调 USB 3.1 Gen2 的板子，10 Gbps 的 UI 只有 100 ps，Skew 要求 ≤7 ps。这意味着 PCB 走线长度差不能超过 1 mm。你想想看，一个过孔的延时就有 10-20 ps。所以后来我做 USB 3.1 设计，都会在原理图阶段预布等长绕线，同时把过孔数量压到最少。
注意：千万不要盲目依赖自动绕线等长。自动绕线器只算长度，不算过孔和焊盘带来的额外 Skew。我见过一块板子，自动等长做了，实测 Skew 超标 30 ps——因为每个连接器焊盘多出了 0.4 mm 的 stub。
USB4 —— 40 Gbps 下的严苛挑战
USB4 基于 Thunderbolt 3 协议，物理层用双 Lane，每 Lane 20 Gbps（Gen3）或 10 Gbps（Gen2）。它的差分对 Skew 要求可以用「严苛」来形容：
- 对内 Skew：≤3 ps（建议用 TDR 或 VNA 测量）
- 对间 Skew：≤15 ps
- 差分阻抗：80 Ω ± 7%（更窄的容差）
3 ps 是什么概念？PCB 上 FR4 的介电常数变化就能吃掉 1-2 ps。我曾经在调试 USB4 参考设计时，发现两个差分对在 connector 处的阻抗跳变导致 Skew 漂了 5 ps。最终不得不改叠层，把差分阻抗从 85 Ω 优化到 80 Ω，并且让走线避开板边缘。
一张图看懂协议演进与 Skew 趋势
差异汇总：一张表格看清所有关键参数
| 版本 | 最高速率 | 信号类型 | 差分阻抗 | 对内 Skew | 对间 Skew |
|---|---|---|---|---|---|
| USB 2.0 | 480 Mbps | 单端/差分 | 90 Ω ±15% | 工程建议 ≤100 ps | 不适用 |
| USB 3.0 | 5 Gbps | 差分 (SSTX/SSRX) | 85 Ω ±15% | ≤15 ps | ≤50 ps |
| USB 3.1 Gen2 | 10 Gbps | 差分 | 85 Ω ±15% | ≤7 ps | ≤25 ps |
| USB 3.2 Gen2x2 | 20 Gbps | 双 Lane 差分 | 85 Ω ±15% | ≤7 ps | ≤25 ps |
| USB4 Gen3 | 40 Gbps | 双 Lane 差分 | 80 Ω ±7% | ≤3 ps | ≤15 ps |
给初学者的三个避坑指南
避坑一：拿到一块板子，先看原理图标注的 USB 版本。我曾经见过标着「USB 3.0」的板子实际跑的是 3.1 Gen2，测试的人按 3.0 标准判 pass，结果到客户那边整机眼图 fail。不要信丝印，要看 PHY 型号和寄存器配置。
避坑二：差分对内 Skew 的测量方法，USB 2.0 可以用 TDR 或示波器手动算，但 USB 3.1 及以后强烈建议用 TDR/TDT 或者 VNA 扫 S 参数。示波器手动量的误差可能有 5 ps，在 3.0 时代还能忍，到 USB4 就完全不可信了。
避坑三：不要忽略连接器本身的 Skew。很多工程师只调 PCB 走线，却忘了 Type-C 连接器内部引脚长度不同。我专门对比过几个品牌的 USB-C 连接器，最差的内部 Skew 能到 8 ps。建议选型时要求厂商提供 Skew 性能报告。