1. 高速PCB设计概述

刚开始带团队那几年，总有人问我：“到底多快的信号才算高速？” 说实话，这个问题的答案一直在变。我记得十年前的阈值是50MHz，后来到了100MHz，现在呢？你随便一个DDR4或USB 3.0接口，上升沿都快到皮秒级了。其实，我更愿意这样定义：当信号的上升时间小于传输延迟的2倍时，就得当高速电路来设计。换句话说，不是频率高就叫高速，关键是边沿有多陡。

1.1 高速电路的定义

我习惯用一个简单的公式来判断：Tr < 2 × Tpd。Tpd是信号从驱动端到接收端的传输延迟。一旦上升时间小于两倍的传输延迟，反射、串扰、阻抗不连续这些问题就开始冒头了。举个实际例子——我做过一个AP路由器项目，主芯片时钟只有200MHz，但DDR3数据线的上升沿不到300ps，结果板子跑起来频繁丢包。查了半天，原来是走线长度差了不到2cm，反射把眼图彻底搞烂了。

1.2 设计挑战：高速意味着什么

高速设计最大的挑战，说白了就是控制寄生效应。PCB上的每一根走线、过孔、焊盘，在高频下都会变成电阻、电容、电感的混合体。我碰到过的典型问题：

• 反射——阻抗不匹配时信号弹回来，造成过冲、下冲、振铃。
• 串扰——相邻走线通过电场和磁场耦合，一根跳变另一根跟着抖。
• 同步开关噪声（SSN）——多个输出同时翻转，电源被拉垮，地弹起来。
• 时序余量收缩——走线延迟、过孔延迟、器件延迟叠加，setup/hold窗口越来越窄。

你以为只有高频才这样？我曾经调试一块低速板，SPI时钟只有10MHz，但因为走线绕了个大圈，接收端的数据建立时间死活不够。后来我把线拉直，问题就没了——物理长度有时候比频率更致命。

1.3 信号完整性（SI）——信号的“颜值”

我常跟新人说：信号完整性就是保证接收端看到的波形跟发送端差不多。如果波形变形严重，数据就判错了。SI工程要处理三个维度：

1. 阻抗控制——单端50Ω，差分100Ω是常态。但实际板材的介电常数有误差，我习惯让工厂给阻抗测试条，回来自己量。有一次板厂把介电常数搞错了，结果50Ω线变成了42Ω，眼图直接闭合。
2. 拓扑与端接——点对点、fly-by、T形分支，每种拓扑需要的匹配电阻位置不同。我建议在仿真阶段就把最差情况跑一遍，别指望靠后期加电阻救场。
3. 参考平面完整性——信号回流路径一旦被割断，环路面积增大，辐射和串扰都会飙升。

1.4 电源完整性（PI）——别让电源拖后腿

信号再好，电源一塌也没用。PI的核心是让芯片供电的电压波动在允许范围内。拿DDR4来说，VDDQ允许±3%，如果电压瞬态掉到1.14V以下，数据就可能出错。我见过一个案例：12层板，核心电压1.1V，去耦电容放得整整齐齐，但仿真时低频段阻抗超标。后来发现是平面太窄，等效电感太大。解决办法很简单——把电源平面加宽了两个mm，阻抗立马降下来。

• 目标阻抗：Z_target = V_ripple / I_transient。我一般留20%余量。
• 去耦网络：大电容（10~100μF）对付低频，小电容（0.01~0.1μF）对付高频，MLCC优先选X7R/X5R。
• 平面电容：层间距越小，平面间电容越大，对高频去耦帮助很大。我常用2mil或3mil的介质厚度。

1.5 电磁兼容性（EMC）——别让别人难受

EMC不是玄学，是控制辐射和抗扰度。你设计的板子既要自己不乱发射能量，也要扛得住外面的电磁干扰。我早年犯过一个错：把晶振放在板边，靠近I/O连接器。结果辐射测试超标10dB。后来把晶振挪到板中央，周围布了一圈地孔，问题就过了。

• 共模辐射——主要是回路面积大导致。缩短回流路径，在接口处加共模扼流圈。
• 差模辐射——与信号本身的电流环路面积成正比。走线尽量靠近参考平面。
• 屏蔽与滤波——金属壳体接地、磁珠、LC滤波。注意：磁珠的直流电阻不要压降太多。

你想想看，如果板子做好了才发现EMC不合格，整改成本可能是仿真投入的几十倍。所以我总是建议：EMC设计要从叠层和布局就开始。