📚 课程目录第2章信号传播延迟理论

信号传播延迟理论：介电常数、传输速度、延迟计算公式

做高速PCB设计，咱们绕不开一个核心问题：信号到底能跑多快？或者说，信号在板上飞，中间要花多少时间？说白了，就是传播延迟。

这玩意儿可不是你想想那么简单。我刚开始接触高速设计时，总觉得只要线连上了，信号瞬间就到。直到有一次调试一块DDR3板子，发现地址线和数据线的时序关系怎么都对不上。查来查去，问题的根源就是两条等长线，实际物理长度一样，但信号传播延迟差了一大截。嗯，从那以后我对这个理论就特别上心了。

一个常见误区：信号在PCB上跑的速度就是光速。错了。其实信号在传输线中的传播速度，取决于板材的介电常数（\( \varepsilon_r \)）。

为什么？因为信号不是单纯在铜线上走，它是在导体和介质之间形成的电磁场中传播。介质会“拖慢”信号的脚步。你想想看，同轴线、微带线、带状线，它们的信号速度都和介电常数直接挂钩。

计算公式很简单：

v = c / √ε_r

其中：

举个例子：FR4板材的ε_r通常在4.0~4.5之间。取个平均值4.2，算一下：

v = 3×10⁸ / √4.2 ≈ 3×10⁸ / 2.05 ≈ 1.46×10⁸ m/s

看吧，速度大概只有光速的一半。这点在高速设计里非常关键。我记得之前有个项目，设计时没留意介电常数的影响，用理想光速去算等长，结果样机回来时序就是不合格。后来老老实实按板材参数算，问题一下就解决了。

这里我要特别强调一下。很多人以为板材的介电常数是固定的，其实不是。它随频率变化。这叫频率色散。

FR4在低频（如1MHz）时ε_r可能是4.5，到了高频（如1GHz以上）可能降到4.0左右。你想想看，如果你用低频参数去设计高频电路，你的时序计算从一开始就是错的。

我曾经遇到过这样一个情况：一块板子工作在1.6Gbps速率，仿真时按ε_r=4.2算，等长控制得严严实实。结果实测眼图闭合，信号质量一塌糊涂。后来查了板材手册，发现该FR4在1.6Gbps下的ε_r只有3.8。重算后修改了等长规则，第二次打样就正常了。

所以，我个人习惯是在设计前拿到板材的完整数据手册，找到对应工作频率下的介电常数。如果厂家给不出来，就去查权威测试数据，或者找相似项目的经验值。千万别自己瞎猜。

⚠️ 关键提醒： 板材的介电常数不是常数！它随频率、温度、湿度都会变化。高速设计时，务必确认你用的是对应频率下的有效介电常数。否则等长设计就是空中楼阁。

信号速度算出来以后，延迟就水到渠成了。传播延迟（Propagation Delay）是指信号从发射端到接收端所花费的时间。

公式是：

t_pd = L / v

其中：

但在高速PCB设计中，我们更常用单位长度的延迟。也就是每英寸或每毫米线长带来的延迟。计算起来更方便：

t_pd_per_unit = 1 / v = √ε_r / c

代入c=3×10⁸ m/s，再做个单位换算，结果通常用ps/inch或ps/mm来表示。下面是常见板材的参考值：

板材类型	典型ε_r（@1GHz）	单位长度延迟（ps/inch）	单位长度延迟（ps/mm）
FR4（标准）	4.0~4.2	~170	~6.7
FR4（低损耗）	3.8~4.0	~165	~6.5
Rogers 4350B	3.48	~154	~6.1
Megtron 6	3.6	~157	~6.2
Isola FR408	3.7	~160	~6.3

看到没？不同的板材，延迟能差出10%以上。在高速总线里，比如DDR3/DDR4，时序窗口本身就很小。10%的误差，足以让你的信号建立时间或保持时间完全偏离规格。

嗯，这里要注意：上面表格中的数据是内层带状线和外层微带线的平均值。实际上，微带线（表层）因为部分电磁场暴露在空气中，等效ε_r会略低，所以延迟比带状线小一些。我一般做等长设计时，会分别算内外层的延迟，而不是混为一谈。

好了，理论讲完了，咱们看看实际工作中怎么用。我个人习惯按这几步走：

锁定板材与频率：先确定PCB用的板材型号，再确认信号的最高工作频率。去板材手册里找对应频率下的ε_r。
计算单位延迟：用t_pd = √ε_r / c算出每英寸或每毫米的延迟。或者直接用我前面给的参考值，但一定要确认对应频率。
转换等长约束：假设DDR3地址线需要等长到±10mil。先算出10mil对应多少延迟。如果单位延迟是6.7ps/mm，那么10mil（0.254mm）对应的延迟约1.7ps。这个值是不是在时序余量内？用这个方法就能把长度约束和时序约束联系起来。
检查走线层：如果关键信号在表层和内层混合走线，记得分层计算延迟。表层微带线延迟比内层带状线小，所以表层的线可以比内层长一点，来匹配总延迟。
仿真验证：最终一定要用SI仿真工具验证。我见过太多人只靠估算，结果打样回来出问题。

  💡 一条务实原则： 等长设计的目标不是让所有线物理长度一样，而是让所有信号的传播延迟一样。只要理解了这一点，你的PCB设计水平就上了一层台阶。物理长度只是延迟的最终体现，但真正的核心是ε_r和对应的传播速度。

这一大堆关系，用下面的图一看就明白了。

从这张图可以看到，一切问题的起点是PCB板材。板材的介电常数决定了信号速度，速度进一步决定了单位延迟。然后我们用延迟去反推等长约束，最后还得考虑不同走线层的影响。

嗯，就是这个逻辑。你只要把这个链条理清楚了，长度匹配的那点事儿，也就没那么玄乎了。