PCB层叠结构基础：介质层、铜箔、半固化片、芯板
做高速PCB设计，第一件事就是搞清楚你手上的板子到底是用什么堆起来的。很多人一上来就调阻抗、算线宽，结果层叠选错了，后面全白干。我刚开始带项目时也犯过这种错——明明仿真跑得挺好，打样回来眼图就是闭的。后来才发现，是半固化片和芯板搞混了，介电常数对不上。
这一章咱们就把层叠的四种基本材料掰开揉碎讲清楚。你记住一句话：层叠结构是所有信号完整性的地基。地基歪了，楼盖多高都没用。
介质层：不是绝缘，是“信号高速公路”
介质层，说白了就是填充在铜箔之间的绝缘材料。它的作用不只是电气隔离，更是决定信号传输速度的关键。你想想看，信号在PCB里走的是微带线或带状线，电磁波不是全在铜里跑，有很大一部分能量是穿过介质层传播的。
介电常数（Dk）和损耗因子（Df）是我们最关心的两个参数。我做过一个8层DDR4板，客户指定用FR-4，结果速率跑到2400Mbps时信号衰减得一塌糊涂。后来换成低损耗的M4材料，眼图一下就打开了。所以我个人的习惯是：速率超过3Gbps，就别再看FR-4了。
| 材料类型 | 典型Dk (1GHz) | 典型Df (1GHz) | 应用场景 |
|---|---|---|---|
| 普通FR-4 | 4.2~4.5 | 0.015~0.020 | 低速数字、消费电子 |
| 高Tg FR-4 | 4.0~4.3 | 0.012~0.016 | 多层板、汽车电子 |
| 低损耗材料（如M4） | 3.6~3.8 | 0.008~0.012 | DDR4、PCle Gen3/4 |
| 超低损耗（如RO4003） | 3.3~3.5 | 0.002~0.004 | 毫米波、高速SerDes |
铜箔：从1oz到0.5oz，每一次选择都有代价
铜箔的厚度直接决定走线的直流电阻和载流能力，但在高速领域，它和表面粗糙度才是真·相爱相杀的一对。铜箔越厚，电阻越小，但是粗化处理带来的表面粗糙度会让信号在高频下产生更多的趋肤效应损耗。
我常用的铜箔规格有：
- 1oz (35μm) —— 常规电源、地平面，适合大电流。但1oz铜箔表面粗糙度通常在5~10μm，10GHz以上损耗明显。
- 0.5oz (18μm) —— 信号层主力。粗糙度降到2~5μm，配合光滑处理（如RTF铜箔）可以跑到20GHz。
- 0.33oz (12μm) —— 用于非常高速的差分对，但成本高，加工难度大。
这里有个坑：很多工程师觉得铜箔越薄越好，却忽略了压合后实际厚度会因半固化片流动而变薄。我曾经在设计一个112Gbps背板时，按0.5oz铜箔算的阻抗，结果厂家压合后实测厚度只剩12μm，阻抗直接飙了5Ω。所以后来我设计厚铜层叠时，都会在备注里要求厂家提供压合后的铜厚实测值。
半固化片与芯板：一个像面团，一个像饼干
这两种材料是PCB层叠的骨架，但很多人分不清。我打个比方——
芯板（Core）：两面已经覆铜的硬板，结构稳定。芯板在层叠中相当于“预制件”，厚度和介电常数几乎不受压合影响。
半固化片（Prepreg）：未固化的玻璃纤维布浸渍树脂，压合时树脂熔化填充空隙，厚度会压缩。它就像面团，压得好坏全看工艺。
两者的关键区别我用一张表总结：
| 对比项 | 芯板 (Core) | 半固化片 (Prepreg) |
|---|---|---|
| 结构 | 基材+上下铜箔 | 仅树脂+玻璃布，无铜 |
| 厚度公差 | ±10% 以内（较好） | ±15%~20%（受流动影响） |
| 介电常数稳定性 | 高 | 中等 |
| 典型用途 | 内层信号层、电源/地平面 | 层间绝缘、调整厚度 |
| 加工要求 | 直接蚀刻 | 需要与芯板或铜箔压合 |
一张图看懂层叠材料怎么组合
下面这张SVG图把四种材料在4层板典型层叠中的位置和关系画出来了。你仔细看每一个节点，它们之间的箭头代表了压合次序和电气连接。
从这张图里你能直观看到：顶层和底层的铜箔贴在两个半固化片上，中间的芯板是“骨架”。实际生产时，半固化片的流动会填充芯板与铜箔之间的微小间隙，这也就是为什么半固化片的厚度写的是“压合前”和“压合后”两个值的原因。
- 介质层提供信号传播路径，高速应用必须关注Dk和Df。
- 铜箔厚度与粗糙度需平衡，高频走线优先选0.5oz甚至更薄。
- 半固化片压合后会缩，芯板尺寸稳定——计算层叠厚度时以芯板为主。
- 一个完整的层叠结构 = 交替堆叠半固化片和芯板，两端以铜箔收尾。
嗯，这一章的内容就这么多。理解这四种材料怎么组合，后续讲阻抗计算、压合顺序、叠构对称性时你才能跟上。别着急背参数，先在心里画个层叠剖面图——就像上面那张SVG，越清晰越好。