1. 高速PCB设计概述：信号完整性与层叠设计的重要性
做硬件这些年，我最大的感触是——高速设计不是玄学，是物理。
很多人以为把芯片连起来就能工作，结果板子一跑，数据错乱、时钟抖动、EMI超标……然后开始怀疑人生。说白了，高速PCB设计的核心就两件事：信号完整性（SI）和层叠设计。这两样搞不定，其他都是白搭。
我记得刚入行那会儿，带我的老工程师跟我说过一句话，我到现在都记得：“你画的是电路，其实走的是传输线。” 当时不太懂，后来被项目教训了几次，才彻底明白。嗯，今天咱们就把这个门道聊透。
1.1 什么是信号完整性？
信号完整性（Signal Integrity，SI），说白了就是信号从发送端到接收端，还能保持它原本的样子。你发出一个干净的方波，到了对面变成畸变、振铃、甚至逻辑误判，那就是SI出了问题。
我做过一个FPGA+高速ADC的项目，200MHz时钟，第一版板子回来，示波器一测——时钟过冲超过0.5V，数据眼图像一团乱麻。排查了三天，最后发现是阻抗不匹配导致的反射。从那以后，我对SI再也不敢“差不多就行”。
信号完整性三大杀手
- 反射：阻抗突变的地方，信号弹回来。根源是特性阻抗不匹配、过孔、分支、连接器。
- 串扰：相邻走线之间的电磁耦合。间距不够、回流路径不良，隔壁线上一跳，你这边也跳。
- 电源/地噪声：同步开关噪声（SSN）、非理想电源分配网络（PDN）。芯片需要的电流供不上，电压就塌了。
你想想看，一个2Gbps的DDR4信号，上升沿不到100ps，波长才几厘米。板子上随便一个过孔的不连续，对信号来说都是“悬崖峭壁”。
Tr < 2 × Tpd × L —— 这条线就“长”了，不能当短线走。
1.2 为什么层叠设计是核心？
很多工程师上来就画线，根本不规划层叠。结果后来发现：该有的参考层没有，回流路径被砍断，阻抗没法控制。这时候再改，基本等于重画。
我个人习惯是：先定层叠，再走线。层叠决定了以下关键参数：
- 特性阻抗：走线的宽、介质厚度、铜厚、介电常数，全由层叠决定。
- 回流路径：完整的地/电源参考层是信号回流的“高速公路”。
- 层间耦合：相邻走线层的间距、串扰隔离。
- EMI控制：屏蔽、平面分割、滤波策略。
我曾经有一个项目，4层板做百兆以太网，为了省钱只用了4层，但层叠排成信号-电源-地-信号。结果电源层和地层之间距离太大（0.5mm以上），回流路径阻抗高，辐射超标。后来改成信号-地层-电源层-信号，并让电源层紧贴地层，问题才解决。
1.3 高速PCB设计的基本流程
别一上来就画图。我个人做设计的时候，会按下面几步走——乱掉顺序就会翻车：
- 需求分析：最高频率、最差上升沿、信号协议（DDR/PCIe/SERDES）、叠层厚度限制。
- 层叠规划：确定层数、介质材料、铜厚、目标阻抗（通常50Ω单端，100Ω差分）。
- 预布局与布线约束：关键信号（时钟、高速差分）优先，走线长度、间距、等长规则。
- 仿真验证：用工具（如HyperLynx、SIwave）跑阻抗、串扰、时序，迭代修改。
- 设计规则检查（DRC）：阻抗连续、过孔数量、回流路径完整性。
- 打样与测试验证：TDR测阻抗、眼图仪测眼高眼宽。
你看，这里面层叠规划排在第二位，足见其重要性。我见过太多人跳过这一步，直接画线，画完发现50Ω阻抗算出来要10mil线宽，但层叠厚度给的是0.2mm，实际上要15mil——只能飞线，白干。
1.4 知识结构图
下面这张图概括了本章的核心逻辑。结构很简单，但每个节点都值得你反复琢磨：
1.5 信号完整性与层叠设计的互相影响
我再说个例子，你就明白了。一次做PCIe Gen3，要求85Ω差分阻抗。我按常规用了4层板，结果仿真发现单端50Ω没问题，但差分阻抗只有75Ω。查来查去，发现是层叠厚度不对——介质厚度太大，两根差分线之间的耦合被削弱了。
最后只能换材料，把PP（半固化片）从7628换成106，厚度减半，才把差分阻抗拉到85Ω。你想想看，如果不先算层叠，岂不是要等板子回来才发现？
| 协议 | 速率 | 目标阻抗 | 层叠建议 |
|---|---|---|---|
| DDR3/4 | 800~3200 MT/s | 单端40~50Ω / 差分80~100Ω | ≥4层，地层紧贴，等长对外层 |
| PCIe Gen3/4 | 8/16 GT/s | 差分85Ω | ≥6层，差分线严格控制间距 |
| USB 3.0 | 5 Gbps | 差分90Ω | ≥4层，参考层完整 |
| 以太网（1000BASE-T） | 1 Gbps | 差分100Ω | ≥4层，注意串扰隔离 |
1.6 一句话总结
信号完整性和层叠设计就像鱼和水。没有合理的层叠，SI就是空中楼阁；不懂SI，层叠再厚也是白花钱。做高速PCB，先把这两个根扎牢，后面的路就好走了。