第1章 高速PCB设计概述与特性阻抗概念
大家好，我是你们的硬件讲师。
搞高速PCB设计，第一个绕不开的词就是「信号完整性」。很多新手觉得它玄乎，其实说白了，就是保证信号从芯片A传到芯片B时，该是啥样还是啥样。
1.1 信号完整性基础
在低频时代，我们基本不用操心信号完整性。走线就是一根导线，地平面就是一块铜皮。但频率一高，事情就变味了。
我记得刚入行那会儿，画的一块板子，功能测试全过，上了环境一跑就随机死机。查了三天，最后发现是一根地址线过冲太大，把芯片的输入级打坏了。从那以后，我对信号完整性就再也不敢马虎了。
信号完整性，可以简单理解为：
- 时序正确 —— 信号该什么时候到，就得什么时候到
- 幅度正确 —— 高低电平的阈值要清晰，不能模棱两可
- 边沿完整 —— 上升沿/下降沿不能太缓（时序不够），也不能太陡（EMI问题）
你想想看，一个时钟信号，在源端整整齐齐，到了接收端变得歪歪扭扭，这板子能稳定吗？
1.2 什么是特性阻抗
好的，那特性阻抗又是什么东西？
教科书上写：特性阻抗是均匀传输线上任意一点的电压与电流之比。嗯，太绕了。我换个说法：特性阻抗，就是信号在走线上「旅行」时，感受到的瞬时阻力。
信号不是瞬间走完整根线的。它像一列火车，每到一个新的「站点」（一个微分段），都要看到当前轨道的「阻抗」。如果这个阻抗跟上一段一样，火车就平稳通过；如果突然变了，就会产生「回波」——这就是反射。
特性阻抗 Z₀ 的计算公式：
Z₀ ≈ √(L / C)其中 L 是单位长度电感，C 是单位长度电容。这个公式告诉我们，阻抗只取决于传输线的物理结构和材料属性，跟信号频率和走线长度本身无关（在理想情况下）。
我个人习惯：在设计单端走线时，一般默认控 50Ω。差分走线看接口标准，USB 2.0 是 90Ω，PCIe 是 85Ω。这些都是行业惯例，不必问为什么——照着做就是。
下面这张表格，归纳了常见传输线类型的特性阻抗范围：
| 传输线类型 | 典型阻抗范围 | 常见应用 |
|---|---|---|
| 微带线（Microstrip） | 30 ~ 70 Ω | 表层单端走线 |
| 带状线（Stripline） | 40 ~ 60 Ω | 内层单端走线 |
| 差分微带线 | 80 ~ 100 Ω | 表层差分对（USB、HDMI） |
| 差分带状线 | 85 ~ 110 Ω | 内层差分对（PCIe、SATA） |
1.3 为什么需要控制阻抗
既然信号在走线上会「实时感知」阻抗，那控制阻抗的目的就很明确了：让信号沿途看到的阻抗始终一致，避免反射。
反射的危害有多严重？
- 过冲与下冲 —— 信号幅度超出或低于芯片耐受电压，直接烧IO或导致误触发
- 振铃 —— 反射回来再反射回去，信号在那振荡，你想想看，数据还能准吗？
- EMI 辐射 —— 反射产生的能量会往外辐射，EMC测试不过，板子就得重新设计
- 时序裕量降低 —— 波形歪了，建立时间和保持时间都可能不够
我曾经处理过一个案例：一块DDR3板子，地址线布线时没控阻抗，结果室温下跑1333MHz没问题，低温到-20°C就频繁报错。排查下来，是温度变化导致PCB基材的介电常数偏移，阻抗跟着变了，反射急剧恶化。最后被迫改板，所有高速线重新控阻抗。
教训：不做阻抗控制，就是在赌运气。 而运气在高速设计中，从来不可靠。
所以，控制阻抗，其实就是在做三件事：
- 选对叠层结构（决定参考层和介质厚度）
- 算对线宽线距（决定特性阻抗值）
- 走好完整参考平面（保证回流路径连续）
下面这张图，把本章的核心逻辑串了一遍，你看过就能明白：