阻抗不连续的产生原因
做SDIO物理层调试这几年，我碰到最头疼的问题不是速率上不去，而是信号跑着跑着突然掉链子，眼图闭合、误码率飙升。扒开来看，十有八九是阻抗不连续在作祟。
说白了，阻抗不连续就是走线在某一点突然“变了个性格”——原来50Ω，到这儿变成60Ω，回去又变成45Ω。信号每经过一个突变点，就会有一部分能量反射回去，剩下的才继续往前传。反射多了，波形就畸变、振铃、时序裕量被吃掉。
那到底是什么原因让好好的阻抗突然变了呢？我把亲身踩过的坑和排查经验整理成下面五点。
线宽变化
微带线的特性阻抗跟线宽直接挂钩。线越宽，阻抗越低；线越窄，阻抗越高，这个大伙都清楚。但在实际PCB上，线宽不会永远一致——
- BGA扇出区，细线从4mil突然变到6mil
- 走线经过瓶颈区，被迫收窄
- 铺铜不均匀导致蚀刻后实际线宽偏差
我在一个平板项目里就遇到过：SDIO_CLK走线在扇出区用了4.5mil，出来立刻变成6mil。阻抗从53Ω直接跳到63Ω，整条线上反射叠加，时钟高低电平都分不清。后来把过渡段做成斜渐变，长度至少是线宽差的3倍，问题才解决。
介质厚度偏差
介质厚度（H）是阻抗公式里另一个敏感参数。HFSS仿真时介质厚度设1.2mil，结果板厂做出来1.0mil，那阻抗会怎样？嗯，算一下就知道——H减少，阻抗降低。我接过一个返修案例：板子阻抗控制卡在42Ω，怎么调线宽都没用。最后查出来是半固化片（PP）压合时厚度被压缩了20%。
需要注意的是，介质厚度偏差往往全局性的。不是某个区域偏薄，而是整板都薄。这时候你单独改某一段线宽没意义，必须跟板厂确认叠构公差。我个人的习惯是：在下单时就要求板厂提供阻抗测试条，并标注实测H值。
| 介质厚度偏差 | 阻抗变化趋势 | 典型排查方法 |
|---|---|---|
| PP层压偏薄 | 阻抗↓（10%~15%） | 切片显微镜测实际厚度 |
| 铜箔厚度不均 | 阻抗波动 ±5Ω | 对比多块板阻抗TDR曲线 |
| 半固化片玻纤效应 | 局部阻抗离散 | 用高分辨率TDR扫描 |
过孔
过孔是阻抗不连续的头号通缉犯。你想想看，信号从顶层走到底层，突然穿过一个过孔——孔壁、焊盘、反焊盘、Stub，每一个结构都会改变局部阻抗。我见过最夸张的案例，一个普通通孔让阻抗从50Ω掉到32Ω，信号反射系数接近0.3。
优化过孔有几点经验：
- 减小Stub：不要用通孔走高频，能用盲埋孔就用盲埋孔。Stub长度超过信号上升沿对应的电气长度时，会产生谐振。
- 控制过孔电容：焊盘直径、反焊盘间隙、孔壁间距——这三个参数决定了过孔的寄生电容。我习惯在仿真时扫一下焊盘从18mil到22mil的阻抗变化，找最优值。
- 间距合理：差分过孔的孔间距不要超过2倍孔径，否则差分阻抗容易跑偏。
个人习惯做法：每个SDIO过孔都用3D电磁场仿真（比如HFSS）提取S参数，和理想传输线模型对比。如果S11在2.4GHz以上超过-15dB，说明过孔设计需要重来。
拐角
直角拐弯在低频设计里没问题，但到了SDIO这种几百兆甚至吉赫兹的信号，拐角就是一个小电感+寄生电容。信号走过直角，电场线拥挤在拐角内侧，等效电容增加；外侧电流路径被拉长，等效电感上升。结果阻抗在这点上先降后升，形成一个双脉冲反射。
我建议SDIO走线拐角全部用圆弧或45°斜角，并且保证斜角长度大于3倍线宽。如果空间不够，至少要切掉直角内角（所谓“直角倒角”）。我记得有个项目，走线拐角只有90°，TDR上看有个-4Ω的凹陷。改成2段45°+1段斜线后，凹陷消失了。
还有个细节：差分走线的拐角要同时拐，不能一根在拐另一根直着。否则等长没问题，但差分阻抗会因耦合不对称而跑偏。
连接器
连接器是从PCB到线缆的最后一道关卡。绝大多数连接器厂商会标称阻抗，但实测往往对不上——尤其是廉价连接器，内部引脚的阻抗控制非常随意。我吃过一次亏：SDIO卡的连接器在200MHz以下都正常，跑到208MHz时误码率突然升高。查TDR，发现连接器引脚和PCB焊盘之间有个+10Ω的尖峰。
选型时要关注：
- 连接器本身的阻抗带宽曲线（至少覆盖3次谐波）
- 焊盘/接地设计是否与连接器匹配
- 如果有多个信号，检查信号之间的串扰耦合
下面这张图把五类原因和它们引起的阻抗变化方向、典型影响串在一起，方便你对号入座做排查。
排查时候，我习惯按这个顺序快速筛查：先看TDR曲线上的突变点位置 —— 过孔附近? 连接器附近? 还是走线中途? 然后对照上面五种原因，用排除法锁定真凶。大部分情况下，只要不是板厂工艺彻底失控，都能在1~2轮改板内解决。