2. SDIO 时序与电气特性：时钟频率、上升/下降时间、建立保持时间、电压摆幅
SDIO接口这玩意儿，说白了就是一根高速数字管道。你要让数据在这根管道里跑得稳、不丢包，就得把它的时序和电气特性摸透。我做了这么久硬件，发现很多人上来就画PCB，信号出问题了才想到回头查这些基础参数——嗯，绕远路了。
这一章，我们就聚焦在四个核心点上：时钟频率、上升/下降时间、建立保持时间、电压摆幅。它们决定了SDIO信号能不能被正确采样，也是阻抗不连续问题分析的理论基础。
2.1 时钟频率：SDIO的节奏引擎
时钟频率是所有时序动作的节拍器。SDIO的时钟频率不是固定死的，它可以在0 Hz到最大支持频率之间动态调整。为什么这么设计？因为从机设备（比如Wi-Fi模块、SD卡）可能有不同的速度等级，适配不同的时钟才能稳定工作。
关键指标：SDIO默认工作在25 MHz（普通模式），高速模式可达50 MHz，某些HS200/HS400协议能跑到200 MHz。但别被理论值骗了——跑高频的时候，你的PCB走线每一寸都是风险。
| 模式 | 时钟频率 | 典型应用 | 上升/下降时间要求 |
|---|---|---|---|
| 低速模式 | 0~400 kHz | 初始化、兼容旧卡 | 松弛，ns级即可 |
| 普通模式 | 0~25 MHz | 标准SDIO传输 | ≤ 5 ns (20%~80%) |
| 高速模式 | 0~50 MHz | 高速SDIO卡/模块 | ≤ 3 ns (20%~80%) |
| 超高速模式 | 可达200 MHz | HS200/HS400协议 | ≤ 1.5 ns |
我记得有一次调试一块Wi-Fi模块，初始化阶段25 MHz跑得好好的，一进入高速模式就报CRC错误。量了一下时钟波形——好家伙，上升沿被毛刺啃得不成样子，触发角彻底乱套了。后来发现是走线过长，阻抗失配导致反射叠加在时钟沿上。这就是典型的“频率一高，隐藏的问题全暴露了”。
我个人的习惯：在设计阶段就按最高支持频率的1.5倍来定上升/下降时间裕量。别等到板子打出来再后悔。
2.2 上升/下降时间：信号边沿的“陡峭度”
上升时间（Rise Time，Tr）和下降时间（Fall Time，Tf），指信号从20%到80%幅值（或30%~70%，取决于你用的是哪个标准）的过渡时间。你想想看，这个参数直接决定了信号的带宽——上升沿越陡，高频分量越丰富，反射和串扰也就越剧烈。
我曾经踩过的坑：设计一块全志H3方案的平板，SDIO走线长8 cm，用了0.5 ns上升时间的驱动。结果信号包络上全是振铃，数据眼图完全闭合。根本原因是——我用了太快、太陡的信号，而在长走线上没做阻抗匹配。
SDIO规范对上升/下降时间的要求其实很宽松，但你实际操作时要反向思考：如果驱动端提供了过快的边沿（比如0.3 ns），而你的PCB走线、过孔、连接器引入了显著的电感电容，你就会在信号的“上升途中”看到台阶、回钩甚至振荡。
这里有个经验公式：信号的有效带宽 ≈ 0.35 / Tr。拿50 MHz的SDIO高速模式来说，如果Tr是1 ns，带宽就是350 MHz。这意味着你PCB上的每一个寄生参数——过孔的寄生电感、走线的特性阻抗偏差——都有一个300 MHz以上的“天线”在工作。你说信号能干净吗？
避坑指南：不要追求极致的“陡”信号。SDIO的上升/下降时间控制在2~4 ns之间最舒服。太慢（> 5 ns）会破坏建立/保持时间窗口，太快（< 1 ns）则容易引入振铃和过冲。
2.3 建立时间与保持时间：采样窗口的“入场券”
建立时间（Setup Time，Tsu）和保持时间（Hold Time，Thd）是接收端对数据信号的一种约束。说白了：时钟边沿到来前，数据必须稳定一段时间（Tsu）；时钟边沿到来后，数据还要继续稳定一段时间（Thd）。这两者共同定义了信号的“安全采样窗口”。
一般情况下，SDIO主机的Tsu要求是5~10 ns，Thd要求是2~5 ns（根据模式不同）。但这些数值隐藏在芯片手册里，很多人根本懒得看——嗯，这是出事的前兆。
在我的项目经验里，建立时间违反是高频场景下的常见死因。为什么？因为时钟速度提高后，一个周期缩短（50 MHz下周期20 ns），留给数据的有效窗口被压缩。如果走线延迟大、串扰多，数据的有效窗口甚至可能比时钟周期还萎缩严重，导致建立时间不满足。
相比之下，保持时间违反在SDIO中不那么常见。因为SDIO通常使用独立的时钟和数据线，时钟由主机驱动，始终保持一致的电学延迟。但我需要提醒你：当加入多级缓冲器、电平转换器或长线缆时，保持时间也可能被打破。我记得有一次在子板上用长FPC连接SDIO，结果数据线上的传播延迟比时钟线长了超过3 ns，芯片直接锁错了数据。
2.4 电压摆幅：信号的“力气”
电压摆幅（Voltage Swing）就是信号从低电平到高电平的高度差。SDIO通常工作在3.3 V或1.8 V（高速/双电压卡）。你可能会想：电压幅度大一点，抗干扰能力不就更强吗？理论上是的，但现实没那么简单。
- 3.3 V模式： Voh ≥ 2.4 V， Vol ≤ 0.8 V（典型值）。摆幅大，噪声容限高，但功耗大、边沿速率慢（因为驱动器的驱动能力受限于电平转换速度）。
- 1.8 V模式： Voh ≥ 1.4 V， Vol ≤ 0.4 V（典型值）。摆幅小，功耗低、边沿快，但对噪声更敏感——一个0.3 V的振铃就能把信号从“高”变成“不确定”。
| 参数 | 3.3 V模式 | 1.8 V模式 |
|---|---|---|
| 逻辑高电平最小电压 | 2.4 V | 1.4 V |
| 逻辑低电平最大电压 | 0.8 V | 0.4 V |
| 摆幅（典型） | 3.3 V | 1.8 V |
| 噪声容限 | 宽裕 | 紧张 |
| 高速性能 | 受限（边沿慢） | 好（边沿快） |
我曾经遇到过的情况：用1.8 V的SDIO连接一个老款模块，结果信号经过了一截50 cm长的排线。排线的特性阻抗天然就大（大约80~90 Ω），加上分布电容，信号在接收端被削成了只有1.2 V的高电平——直接跌出Vih最小值。那一次我花了整整两天才定位到，因为电压表量的是“直流平均值”，看不出来信号已经被压扁了。后来换成了3.3 V模式，问题消失。
所以你的决策逻辑应该是：对于长走线（> 10 cm）、噪声环境复杂的系统，优先考虑3.3 V模式；对于短走线、低功耗场景，用1.8 V模式。不要盲目追求低功耗而牺牲信号完整性。
本章知识结构
从上面的结构图可以清晰看到四个参数的逻辑关系：时钟频率是源头，它决定了上升/下降时间的约束条件，又压缩了建立/保持时间的窗口，同时电压摆幅直接影响了信号在PCB走线上的衰减耐受度。任何一项出问题，都会在整个链路上引发阻抗不连续的连锁反应。