第二节 LVDS信号特性：电压摆幅、共模电平、差分阻抗

好，咱们今天聊聊LVDS信号的三个核心参数。面试的时候，考官很喜欢围绕这三个点来考察你的理解深度。电压摆幅、共模电平、差分阻抗，说白了，就是LVDS能不能正常工作、能不能扛得住EMI的关键。

我记得刚入行那会儿，总觉得LVDS就是差分对拉两根线，能跑就行。结果第一次做板子，EMI测试直接超标，完全找不到北。后来才明白，这三个参数没吃透，做出来的设计就像在雷区里跳舞。

LVDS的电压摆幅非常小，典型值只有350mV。你没看错，就是350毫伏，不是3.3V也不是1.8V。为什么要这么设计？两句话就能讲明白：

低摆幅 = 低功耗：信号跳变时，对负载电容充放电的功耗跟电压摆幅的平方成正比。350mV的摆幅，功耗比分立元件搭的RS-422低了一个数量级。
低摆幅 = 快速切换：摆幅小了，信号从0变成1所需的上升时间就短。LVPECL虽然也快，但它需要1.6V的共模电压，功耗感人。LVDS在速度和功耗之间找到了一个很甜的平衡点。

但是在项目中，我见过不少人被这个“350mV”坑过。举个例子，一端发300mV，接收端因为线损、串扰，实际收到的只有150mV，这时候接收器可能就没法正确识别了。所以，摆幅不是一成不变的，它受驱动电流和端接电阻影响。

避坑指南：

我建议你在选型时，不光看典型值，还要看最小摆幅。比如有的芯片标称“250mV min”，那你就得确保链路损耗不超过这个余量。

LVDS的共模电平，规范里写的是1.2V，一般在1.125V到1.375V之间。为什么要定这么个数值？说白了，就是给接收器一个参考的“基准地板”。

差分信号虽然抗干扰，但实际情况是：两根线上可能会同时被耦合进一样的噪声。如果接收器没有共模抑制能力，这个噪声就会叠加到信号上，造成误码。LVDS接收器有很好的共模抑制比（CMRR），它能忽略两根线上相同的电压变化，只识别它们之间的差值。

但这里有个前提：共模电平不能漂得太离谱。我曾经遇到过一例，因为PCB走线太长、地平面不连续，导致远端接收端的共模电平比发送端低了0.3V。结果呢？高电平进线性区，接收器逻辑翻转错乱。

我的经验：

共模电平的控制，其实就靠两样东西：一是电流源匹配，二是地阻抗够低。如果你发现LVDS链路偶尔出错，但又查不到明显问题，不妨用示波器测一下AC耦合电容前后的共模电压。我曾经抓过一次因为DC-DC纹波耦合到共模，导致误码率飙升的案例，最后是加了共模扼流圈解决的。

差分阻抗这个词，面试官基本都会问。标准答案是100Ω，但面试官不止想听这个数字，他想知道你知不知道“为什么是100Ω”？

原因其实很简单：

但是，我见过很多设计，芯片端确实焊了100Ω电阻，但PCB走线的差分阻抗却是110Ω。你想想看，这能不产生反射吗？反射回来的能量，一部分变成辐射，这就是EMI的来源；另一部分叠加在信号上，导致眼图闭合。

注意：

差分阻抗设计不是孤立的。它跟耦合程度、介质厚度、铜厚都有关。我习惯在PCB打样前，先用叠层计算工具算一遍目标阻抗，再跟板厂确认实际参数。

比如，4层板，核心层1oz铜，PP片2116，微带走线宽度0.15mm、间距0.15mm，算出来差不多是100Ω。但如果是8层板，介质不同，线宽和间距就得重新调。

为什么要把这三个参数放在一起讲？因为它们互相影响。差分阻抗定了，摆幅才能算准；共模电平定了，接收器的输入范围才能保证；摆幅和共模加起来，你还得留出给噪声和串扰的空间。

下面这张图，是我自己的理解框架：

参数	常规指标	典型值	面试官想听什么
电压摆幅	250mV ~ 450mV	350mV	低摆幅如何降低EMI和功耗
共模电平	1.125V ~ 1.375V	1.2V	共模噪声抑制和AC耦合的必要性
差分阻抗	90Ω ~ 110Ω	100Ω	如何设计和验证差分阻抗

嗯，最后补一句。这三个参数，你不仅要知道它们是什么，更要知道它们在实际项目中怎么把控。面试官真正想看到的，是你能把理论知识变成能落地的工程判断。说白了，就是能分析问题、能解决问题的那种能力。