第4章：LVDS链路中的EMI源分析

上一章我们聊了LVDS的基本原理，看起来挺美——低摆幅、差分传输、电流驱动。但实际做项目时你会发现，理想和现实之间，隔着一层厚厚的EMI。搞得不好，板子一亮，频谱仪上就冒出一堆尖峰。

为什么LVDS号称低EMI，实际做出来却常常超标？

我做了十几年硬件，拆过不下百块出问题的板子，发现根本原因其实就几个。这章咱们就把这些EMI的“源头”一个个挖出来，看看它们到底藏在哪儿。

4.1 共模噪声：LVDS的“原罪”

LVDS声称自己是低EMI，前提是差分信号完美对称。但现实世界里，没有的对称。

说白了，共模噪声就是差模信号转化为电磁辐射的“放大器”。你想想看，一对差分线上的电流方向相反，磁场相互抵消——这是理想情况。但只要有一丁点不对称，抵消就不完全了，剩下的那部分能量，就变成了共模电流。

共模噪声是怎么产生的？

• 驱动器和接收器的共模不平衡：芯片内部的P/N通道上拉/下拉能力不一致，导致输出的共模电压偏移。不同批次的芯片，这个偏移可能差不少。
• PCB走线不对称：等长没做好、过孔数量不一样、布线拐角不一致。我见过一个项目，差分对P走线长了20mil，N走线长了30mil，最后EMI差了6个dB。
• 端接电阻误差：100Ω终端电阻，1%精度和5%精度，对EMI的影响是完全不同的。千万别图便宜用普通贴片电阻。

4.2 时钟谐波：方波的“尖刺”困境

LVDS信号本质上是方波，方波的频谱是什么？是基频+无数个奇次谐波。理论上，谐波能量会延伸到很远。

你可能会问：LVDS摆幅才350mV，这么小，怎么会超标？

问题就在这里。实际LVDS链路的时钟频率，动辄几百MHz。基频可能只有-20dBm，但5次谐波可能还在-40dBm。而大部分EMI标准，比如FCC Part 15，在1GHz以上只允许很低的限值。特别是现在显示分辨率越来越高，像素时钟轻轻松松到200MHz以上，5次谐波就是1GHz，正好撞在枪口上。

时钟谐波的主要来源：

1. 边沿速率太快：很多设计师觉得信号边沿越快越好，其实不然。边沿速率越快，高频能量越多。对于LVDS，我认为tr/tf控制在200~300ps是合理范围。低于150ps就要特别小心了。
2. 时钟信号未做适度展频：展频技术能把峰值能量分散到更宽的频带内，降低EMI尖峰。我曾经在一个平板项目上，把展频打开后，峰值降低了8dB，直接过认证。
3. 走线阻抗不连续：每个阻抗突变点都会产生反射，反射叠加在时钟信号上，产生“振铃”。振铃的振幅很高，频率也很高，是EMI的重要贡献者。

4.3 电源噪声：隐藏在幕后的推手

很多人都盯着信号线做EMI，但我告诉你，电源才是真正的“隐形杀手”。

为什么？因为LVDS驱动器是电流模式器件，它需要一个干净、稳定的电源来保证输出信号的对称性和摆幅一致性。电源上的纹波，会直接调制到差分信号上。

电源噪声耦合的路径：

噪声类型	来源	对LVDS的影响
开关噪声 (PSRR)	DC-DC转换器的高频开关	叠加在共模电压上，产生共模辐射
地弹噪声	大电流数字电路同时切换	引起接收器共模电平抖动，误码率上升
纹波	电源滤波不充分，或LDO的PSRR不够	低频调制，导致显示条纹

我个人习惯，给LVDS供电的电源轨，至少用两级滤波：一级磁珠+电容组合，一级LCπ型滤波。实测下来，这样做能把200k~100MHz的电源噪声抑制40dB以上。

4.4 参考地平面：被低估的“公共地”

最后一个，也是最容易被忽略的——参考地平面。

高速信号需要低阻抗的回流路径。这个回流路径就是参考地平面。如果地平面被分割、被打断，回流电流就得绕远路。绕路就代表着路径电感增加，电感一增加，共模电流就冒出来了。

实践中常见的问题包括：

• 跨分割：LVDS链路必须保证整条路径都有连续的地平面在下方。我见过有人在BGA下方挖了个槽，因为要做隔离，结果LVDS跨过去了，EMI直接爆表。
• 过孔切换：如果从顶层走到底层，两个过孔之间一定要有地过孔紧挨着。否则，回流电流得要穿过电容、或者绕好大一个圈才能回去。
• 地平面阻抗：多层板中，内层地平面如果太薄（比如1oz以下），其交流阻抗会偏高。高频时，这个阻抗造成的地弹会传导到整个系统。