第1章：LVDS技术概述与显示链路架构
1.1 什么是LVDS？为什么它如此重要？
各位好，我是老张。咱们直接开门见山：LVDS，全称Low-Voltage Differential Signaling，低压差分信号技术。
说白了，就是用两根线传一个信号。一根正，一根负。接收端只看两根线之间的电压差，不看它们对地的值。这就是差分信号的精髓。
我以前刚入行的时候，还在用TTL并口传LCD数据。那个走线啊，密密麻麻，动不动就是二十几根线。EMI问题更是让人头疼，产品死活过不了认证。后来换成LVDS，问题迎刃而解。嗯，那会儿我就认准了这个技术。
我建议你做显示链路设计，首先得搞明白LVDS的基本原理。它跟传统的单端并行接口完全是两码事。
核心思想： 用两根线（一对差分对）传输一个信号，依靠两线之间的电压差来传递信息，而不是依赖单线对地的电压。
1.2 显示链路的演变：从并口到LVDS
你想想看，早期的LCD驱动接口是什么样？
- 并行TTL接口： 数据线多（RGB各6-8位），加上HSYNC、VSYNC、DE、CLK等，总共20-30条线。频率一高，电磁辐射就压不住。
- LVDS接口： 把并行数据串行化，通过3-4对差分线传输。线数锐减到8-10根。传输频率虽高，但因为差分信号互相抵消，EMI反而小了。
为什么差分信号能抑制EMI？这就是关键所在。两线紧贴，电流方向相反，产生的磁场互相抵消。对外界的电磁干扰，两根线上感应出的噪声几乎相同，接收端只看差值，噪声也被抵消了。
个人小习惯：画LVDS链路PCB时，我总是让差分对走线完全对称，长度严格匹配。长度差超过5mil我就要找凌工算账了。
1.3 LVDS显示链路的标准架构
一个典型的LVDS显示链路，分成三段：
- 发送端（SoC/GPU）： 将并行RGB数据和控制信号打包，串行化成LVDS数据流。
- 传输通道（FPC/排线/PCB走线）： 差分信号从这里走。这是EMI问题的重灾区。
- 接收端（LCD模组）： 将LVDS信号还原成并行数据，驱动液晶面板。
我做过一个平板产品，第一次打样回来，屏幕闪烁、有重影。排查了三天，最后发现是FPC排线的阻抗控制出了问题。那根排线的差分阻抗只有70欧姆，跟需要的100欧姆差了30%。后来改了叠层结构才解决。
注意：LVDS标准要求差分阻抗为100欧姆 ±10%。差分对内部的两根单线，各自的单端阻抗是50欧姆。
阻抗不连续的地方，信号就会反射，产生高频分量，直接导致EMI恶化。
1.4 常见LVDS数据映射方式
不同的LCD屏厂，数据映射表不一样。你对接新屏时，一定要跟屏厂要规格书，确认Mapping。我吃过这个亏。
常见的几种格式：
| 格式名 | 差分对数量 | 单通道色深 | 常用场景 |
|---|---|---|---|
| VESA 18-bit | 3对数据 + 1对时钟 | 6位/颜色 | 低端屏、工业屏 |
| VESA 24-bit | 4对数据 + 1对时钟 | 8位/颜色 | 主流消费电子 |
| JEIDA 24-bit | 4对数据 + 1对时钟 | 8位/颜色 | 日本厂商常用 |
| Dual LVDS 24-bit | 8对数据 + 2对时钟 | 8位/颜色（双通道） | 高分辨率屏（1080p以上） |
VESA和JEIDA在数据映射上有所不同。我曾经把JEIDA的数据当VESA传，结果屏幕颜色完全错了——蓝色变成了红色。那一次让我老老实实把规格书从头到尾翻了三遍。
1.5 LVDS的电气特性与抗扰度
为什么LVDS有如此优秀的抗EMI性能？咱们看几个关键指标：
- 摆幅小： 典型值350mV。不像TTL那样动不动就3.3V的摆幅。摆幅小，辐射能量就小。
- 共模偏置： 约1.2V 对地。信号围绕这个共模点摆动。
- 接收器阈值： ±100mV。也就是说，只要差分电压值超过100mV，接收器就能正确识别。
我觉得最牛的一点是LVDS的共模抑制能力。外部噪声进来，正负两根线上都有，接收器一减就没了。这种天生的抗干扰能力，让LVDS成为显示链路的首选。
不过，别以为用了LVDS就万事大吉。PCB布局走线、屏蔽、接地做得不好，照样EMI超标。我后面几章会详细讲这些实战方法。
1.6 本章知识体系总览
下面这张图总结了本章的核心知识结构。你看完图，应该就能在脑子里搭一个LVDS显示链路的框架出来。
这张图从上到下，正好是我们本章的讲解顺序。先了解概念，再看对比，接着深入电气和映射细节，最后落到设计要点和工程教训上。
我个人习惯把这一页打印出来贴在工位上。遇到LVDS的问题，先瞟一眼这张图，基本就知道问题出在哪一段了。