4. LVDS信号完整性基础：差分阻抗、端接匹配、抖动与眼图

做LVDS设计，信号完整性这块必须得吃透。说白了，显示链路里那些烦人的EMI问题，十有八九都是SI没做好埋下的雷。我做了这么多年硬件，见过太多人把LVDS当成普通的数字信号来跑，结果整机辐射超标，改了N版PCB都压不下去。

这一章，咱们就聊聊LVDS信号完整性的四个核心：差分阻抗、端接匹配、抖动和眼图。搞明白这些，你手里的LVDS链路才算真正“上路”了。

4.1 差分阻抗 – 不是玄学，是物理

LVDS全称是低压差分信号，靠一对线之间的电压差来传数据。既然是差分对，就绕不开一个关键参数——差分阻抗。

差分阻抗定义：就是差分信号在传输过程中，两根线对地呈现的阻抗特性。标准LVDS要求差分阻抗为100Ω ±10%，也就是90Ω到110Ω之间。为什么是100Ω？这是平衡了功耗、噪声容限和传输线损耗之后的折中值。

我在项目中遇到过一个问题：一款新做的显示模组，EMI测试一直在120MHz附近超标。查了半天，发现是PCB上LVDS差分对的线宽线距没控制好，差分阻抗跑到了80多Ω。阻抗不匹配，反射就来了，反射产生的共模分量直接被差分线当成天线辐射出去。你们想想看，这辐射能不大吗？

控制差分阻抗的关键因素就三个：

• 介质厚度（H）：层间距越大，阻抗越高。换FR4还是高频板材，差别很大。
• 线宽（W）：线宽越宽，阻抗越低。
• 线间距（S）：间距越大，耦合越弱，差分阻抗越高。

4.2 端接匹配 – 别让信号在终点反弹

阻抗匹配不光要在线上做，还得在接收端做。差分对的末端如果没加终端电阻，信号走到终点就像撞到一堵墙——一部分反射回来，跟后续的信号叠加，波形直接畸变。

标准做法：在接收器的输入端，跨接一个100Ω电阻。这个电阻的位置要尽量靠近接收器引脚，最好是紧贴着焊盘放。我见过有人把端接电阻放在连线中间，那效果差太多了，反射根本消不干净。

AC耦合电容怎么加？

如果收发两端的共模电压不一致，或者你需要做电平转换（比如从3.3V的LVDS转1.8V的LVDS），那在差分线上串入AC耦合电容是常见做法。电容值一般选0.1μF，注意要成对放置，且电容的寄生电感要尽量小。

我曾经踩过一个坑：电容的封装选的太大（0805），结果电容自身的谐振频率比LVDS信号基频还低，信号眼图直接塌了。后来换成0402，立竿见影。

4.3 抖动 – 那些你以为没问题的微小偏差

抖动，说白了就是信号的边沿在时间轴上没有落在它该落的位置。对于LVDS这种高速串行链路，抖动是眼图闭合、误码率升高的元凶。

抖动的分类

我记得有一次，一个DDR与LVDS共用一组电源轨，结果LVDS链路的眼图始终打不开。示波器一看，抖动的RMS值达到了80ps。换上独立的LDO给LVDS供电后，抖动降到了15ps以下。你想想看，一个LDO就救了EMI测试。

4.4 眼图 – 信号质量的综合体检报告

眼图就是用示波器把多个比特周期的波形叠加在一起。一个好的眼图，应该像一只睁大的眼睛——开口大、线条细、交叉点清晰。

眼图怎么看？

• 眼高：决定了电压方向上的噪声容限。眼高越大，抗干扰能力越强。
• 眼宽：决定了时间方向上的余量。眼宽越大，采样点越安全。
• 交叉点：正常LVDS的交叉点应该在50%处。如果偏移太多，可能是共模电压问题。
• 上升/下降时间：一般在0.5ns到1.5ns之间。太快了会增加EMI，太慢了会把眼图挤死。

眼图不达标怎么办？

1. 先查端接电阻是否精确、是否靠近引脚。
2. 再看差分对的阻抗是否连续——有没有过孔、转角、线宽变化？
3. 然后用频谱仪看电源纹波，纹波大就加LC或去耦电容。
4. 最后检查时钟抖动的来源——是不是被旁边的开关管耦合走了？

下面这张图是我整理的知识体系框架，帮你快速抓住本章的核心逻辑：

4.5 从SI到EMI的映射关系

咱们做EMI整改，不能停留在“哪里超标砍哪里”的层面。你得明白，LVDS差分链路上出现的EMI，根源十有八九是信号完整性问题。

• 阻抗不连续 -> 反射 -> 共模辐射：差分线走线越到转角、过孔、换层处，阻抗突变越剧烈。反射差模信号转换为共模，就成了天线的激励源。
• 端接失配 -> 振铃 -> 高频分量增强：振铃信号的过冲和振荡，产生大量高频谐波，直接辐射出来。
• 抖动过大 -> 信号边沿抖动 -> 展宽频域能量：稳定的边沿产生窄带辐射，抖动的边沿把能量扩散到更宽频带，更难抑制。
• 眼图闭合 -> 误码重传 -> 总线反复活动：接收器收不到干净数据就会重传，总线活动增加，辐射能量自然变大。

实战中，我习惯先用TDR看阻抗连续性，再用示波器抓眼图、测抖动。这两步走下来，90%的问题就能定位出来。剩下那10%，多半跟电源噪声或地弹有关。