LVDS概述：技术原理、信号特性与常见架构

开始讲LVDS显示链路的EMI整改之前，我们必须先把基础打牢。说白了，LVDS这个技术已经在显示领域用了二十多年，但很多工程师对它仍然一知半解。我见过不少项目，EMI超标以后才回头去查LVDS的电气特性——其实很多问题在设计阶段就能避免。

LVDS技术原理

LVDS（Low-Voltage Differential Signaling）是一种低摆幅差分信号技术。它的核心思路很简单：用两根线传一个信号，一根传正相，一根传反相，接收端只认两根线的电压差。

为什么要这么干？因为差分信号天然抗共模干扰。你在PCB上走一条单端线，噪声一上来电平就飘了。但差分对里，噪声同时耦合到两根线上，接收端一减就没了。我当年做第一个LVDS项目时，没太在意差分对布线，结果测出来眼图惨不忍睹——后来把线对紧耦合就解决了。

LVDS的另一个特点是低摆幅。摆幅只有350mV左右（典型值），这就意味着信号跳变时电流变化小、辐射也小。你想想看，5V TTL信号跳变时dI/dt多猛，LVDS的噪声天生就低一个数量级。

参数	LVDS典型值	传统TTL	备注
摆幅	350 mV	3.3V / 5V	低摆幅→低EMI
共模电压	1.2V	—	接收端共模范围±1V
速率	几百Mbps~3Gbps	几十Mbps	LVDS适合高速
差分阻抗	100Ω	—	必须匹配
功耗	~1.2 mW/ch	~10 mW/ch	低压差驱动

信号特性详解

差分阻抗与端接

LVDS要求差分阻抗100Ω。这个值来自介质厚度和线宽线距的配合。实际项目中我最常碰到的问题就是PCB叠层没算好，导致阻抗跑偏。嗯，这里要注意：100Ω是差分阻抗，不是单端50Ω。有些新手会做成单端50Ω然后以为阻抗对了，结果反射大得吓人。

端接电阻必须放在接收端，跨在差分对正负之间。阻值100Ω，精度1%以上。我曾经在一个量产项目上为了省几毛钱用了5%的电阻，结果EMI余量不够，后来全换了才过认证——教训啊。

共模电压范围

LVDS接收器的共模输入范围是0~2.4V（以1.2V为中心）。发送端输出的共模电压就是1.2V左右。但如果收发两端地电位有差异，共模电压就会偏移。我记得有一次客户板子地平面切割得太碎，导致主控和屏之间的参考地差了0.3V，LVDS链路直接丢包。解决办法：加共模扼流圈或者确保地回路低阻抗。

速率与链路预算

常见的LVDS显示链路时钟频率在25MHz~85MHz之间。每对数据线速率是时钟的7倍（因为7位数据串行化）或更高。以1080p@60Hz为例，时钟约148.5MHz，每对LVDS速率超过1Gbps。这时候PCB走线长度最好不要超过15cm——我并不是说不行，但超过15cm就要算仿真了。

常见的LVDS显示链路架构

搞清楚信号特性以后，我们来看整个链路长什么样。下面这张图是我经常在培训时画的，它把LVDS显示链路的几个关键节点都串起来了。

我习惯把链路分成三段：发送端（SoC + LVDS send）、传输通道（PCB走线+FPC排线）、接收端（屏端时序控制器）。EMI问题往往出在传输通道这一块——走线不对称、过孔阻抗突变、FPC屏蔽不好，都是常见祸根。

架构演化：从单链路到多链路

早期小尺寸屏只用一条LVDS链路（4对数据 + 1对时钟）。现在全高清、4K屏需要多条链路，或者用更高带宽的接口（比如eDP）。但LVDS基础原理不变，只是通道数翻倍了。我在一个4K平板项目里看到过8对数据线的设计——EMI源数量翻倍，整改难度翻倍。

差分对数与时序关系

每条LVDS链路包含：

• 1对时钟（差分CLK+/-）——接收端用这个时钟去采样数据线
• N对数据（N=3/4/5/8）——每对携带红绿蓝子像素数据

为什么时钟对是EMI的“老大难”？因为时钟是周期性信号，频谱里全是谐波。数据线的频谱扩展得比较开，能量分散。我个人在EMI整改时，百分之八十的精力都花在处理好时钟对的共模滤波上。

本章小结

LVDS技术不复杂，但细节决定成败。记住三点：

1. 差分信号靠电压差传信息，抗共模干扰强
2. 阻抗匹配和端接是EMI的命门，不能马虎
3. 时钟对是EMI主要来源，整改时优先处理

这一章我们打好了基础。后面每一章都会围绕一个具体案例展开，从排查到整改，我会把踩过的坑和总结的方法都摆出来。话不多说，开始动手吧。