层叠结构设计
层叠结构这事，说白了就是给信号铺路。路铺不好，再好的芯片也白搭。我刚开始做 UCIe 设计时，以为只要把走线连上就完事，结果第一次测试就吃了大亏——眼图塌得像一摊泥。后来才明白，层叠才是高速设计的骨架，骨架歪了，后面再怎么补都没用。
对称层叠原则
为什么层叠要对称？你想想看，PCB 压合时如果两边铜厚不一致，板子会像跷跷板一样翘曲。高速信号对阻抗均匀性极度敏感，板子翘曲带来的阻抗偏差，足以让 UCIe 的 32 Gbps 信号溃不成军。
我个人习惯把层叠结构看作三明治：芯板+半固化片的组合必须上下对称。比如 12 层板，我会让 L1 和 L12 的铜厚一致，L2 和 L11 的参考平面类型一致。注意，这里的对称不是指层数对称，而是材料厚度、铜箔重量、介质类型都要对称。
- 铜厚：顶层和底层尽量用相同的基铜重量（如 1 oz / 0.5 oz）
- 介质：信号层两侧的介质厚度和 Dk 值要匹配
- 残铜率：内层走线密度差异大时，残铜率不对称会引起局部形变
我在项目中遇到过一种情况：客户要求 20 层板，但为了省钱把顶层铜厚设为 1 oz，底层却用了 0.5 oz。压合后板子弯曲超过 0.75%，导致 BGA 焊点断裂。后来改回对称设计，问题直接解决。
参考平面
参考平面是信号的镜子。UCIe 属于差分高速串行接口，每条差分线都需要一个完整的参考平面来提供回流路径。我最常强调的一句话是：不要切断你信号下方的地平。
具体来说，参考平面要满足以下几点：
- 完整性：信号层正下方的平面必须是连续的铜皮，不能有挖空或分割槽。尤其是穿过电源区域时，保证整块地平面做参考。
- 多平面一致性：如果信号跨层换层，上下两个参考平面要用同一种（要么全地，要么全电源），并且两个平面之间用 5 mil 以内的过孔阵列缝合，减少回流阻抗。
- 电源平面做参考：有时候不得不走电源平面做回流。那就必须在电源平面旁边紧邻一个地平面，且两者间距要控制在 3 mil 以内，保证高频电流能通过电容耦合到地。
层间间距优化
层间间距决定了耦合强度和串扰水平。UCIe 的差分对间距通常设计为 5–8 mil，层间间距（即介质厚度）则需要结合目标阻抗（85/100 Ω）来计算。
我建议按以下逻辑优化：
- 确定目标阻抗：UCIe 通常要求 85 Ω 差分阻抗（配合标准封装），部分场景用 100 Ω。先拿到板材的 Dk 值。
- 计算线宽线距：用 Polar SI9000 或 Ansys 2D 求解器试算。我个人习惯让层间间距 = 线宽的 2–3 倍，保证电场主要在参考平面之间集中。
- 检查串扰：相邻信号层之间要隔一个地平面。如果层间间距 < 6 mil，信号层与信号层之间会发生近端串扰。我一般在 8 mil 以上才放心。
下面这张表总结了三种典型 UCIe 层叠方案的对比，我把它贴在实验室白板上，每次做新项目都先核对一遍。
| 方案 | 层数 | 对称结构 | 参考平面 | 层间间距 (mil) | 适用场景 |
|---|---|---|---|---|---|
| 低成本方案 | 6 | L1/L6 对称 | L2/L5 地平面 | 8 | 中继器、Retimer |
| 标准方案 | 8 | L1/L8 对称，L2/L7 地 | L2/L7 地 + L4/L5 电源 | 6 | SoC 封装基板、主板 |
| 高性能方案 | 12 | 完全镜像 | 每两对信号层夹一组地电源 | 4 | 背板、交换芯片 |
为什么高性能方案反而用更小的层间间距？因为高频信号需要更紧的耦合，以降低辐射和损耗。但代价是加工难度上升——4 mil 的介质厚度，板厂必须用超薄铜箔和精密压合工艺，良率会掉 5–10%。
一张图讲清层叠逻辑
画了张框架图，把上面三个要点串起来。你看着图回想一下，就知道层叠结构该怎么推了。
对称原则是基础，决定了板子能不能做出来；参考平面是信号的家，决定了信号能不能跑好；层间间距是精细调校，决定了最终性能余量。三者缺一不可。