UCIe 标准概述
各位好，今天我们开始讲 UCIe。这个标准这几年在 Chiplet 领域里火得一塌糊涂，几乎所有高速互联方向的同学都在问它。UCIe 到底是个什么东西？说白了，它就是一个芯片与芯片之间或者 Chiplet 之间的 Die-to-Die 互联协议，目标是替代各种私有接口，让不同工艺、不同厂家的 die 能够像拼乐高一样搭在一起。我从 2020 年 UCIe 1.0 刚发布就在关注，也参与过几个国内外的 Chiplet 项目，踩过不少坑。今天这一章咱们先把标准的来龙去脉、物理层核心参数以及典型的应用场景讲清楚，为后面 PCB 设计实战打好基础。
1.1 协议演进：从 0.5 到 3.0
UCIe 的发展速度其实比很多人想象的要快。我印象最清楚的是 2022 年 3 月联盟发布了 1.0 正式版，当时业界都在欢呼“终于有统一标准了”。不过在这之前还有一段蛮有意思的历史——2020 年有一个 0.5 草案，主要是在 IEEE 工作组里讨论，那时候带宽还没定死。到了 1.0，基础速率就已经定在了 16 Gbps/pin，单 die 支持最多 64 个通道，总带宽轻松跑到 TB 级别。
之后 2023 年出了 2.0，把速率翻了一倍到 32 Gbps，并且引入了更灵活的封装选项。嗯，这里我要提醒一下：2.0 相比 1.0 在信号完整性上压力大了不少，我在一个项目里用 2.0 做 28 Gbps 的链路，跑下来眼图余量只剩 2 dB，差点没通过。2024 年 3.0 标准也出来了，速率直接推到 64 Gbps，开始考虑未来的需求。
| 版本 | 发布年份 | 单端速率 (Gbps) | 最大通道数 | 封装支持 | 主要变化 |
|---|---|---|---|---|---|
| 0.5 (草案) | 2020 | 8 / 16 | 64 | BGA / 中介层 | 基础架构定义 |
| 1.0 | 2022 | 16 | 64 | 标准封装 / 高级封装 | 正式版，FLIT 128B |
| 2.0 | 2023 | 32 | 64 | 新增 3D 封装 | 速率翻倍，重定时器定义 |
| 3.0 | 2024 | 64 | 128 | 增加 TSV 等 | 支持更长距离，纠错增强 |
从这张表能看出来，UCIe 不仅在推速率，封装选项也越来越丰富。我建议做 PCB 的同学重点关注 1.0 和 2.0，因为目前市面上量产的产品大多基于这两个版本，3.0 还在开发和验证阶段。
1.2 物理层关键参数
物理层是整个 UCIe 协议里最“硬”的部分，也是我们 PCB 设计同学直接面对的部分。它的核心参数主要有这几个：
- 速率与频点：基准速率 16 / 32 Gbps，时钟频率对应 8 / 16 GHz。值得注意，UCIe 支持降速模式，比如 12 Gbps，用于压功耗。
- 通道数：标准封装下最多 64 个数据通道（Data Lane），另外包含时钟、边带、训练等辅助通道。
- FLIT 结构：数据以 FLIT 为单位传输，标准 FLIT 大小 128 B，里面包含 CRC、重传指示。2.0 以后支持 256B FLIT 提高效率。
- 均衡与信号完整性：物理层内置 CTLE 和 DFE（1-tap），用于补偿高频损耗。我记得第一次测 UCIe 1.0 链路，通道插损在 16 GHz 时已经超过了 6 dB，差点起不来，后来调整了均衡抽头才搞定。
- 封装规范：分为标准封装（如 BGA）和高级封装（如 2.5D Si 中介层）。前者走线距离短（<5 mm），后者可以支持更长但 SI 要求更严格。
避坑指南：我曾经在一个 2.0 项目里看到有人直接把 1.0 的 PCB 走线规则套用过来，结果 32 Gbps 的眼图完全闭合。后来发现是因为 2.0 对相邻通道串扰要求提高了将近 40%。所以千万不要惯性设计，每一个参数的仿真和验证都不能跳过。
下面我画了一个简单的 UCIe 物理层架构图，帮你直观理解各模块的组成和关系。
1.3 应用场景归纳总结
UCIe 的应用场景其实可以归成三大类，每一类的设计侧重点完全不一样。我做了这些年 PCB，发现很多新手容易一刀切——明明是个移动端的低功耗场景，却照着服务器的规则去走线，结果功耗超标。
- HPC / 数据中心：核心需求是高带宽和低延迟。通常使用 2.5D 或 3D 封装，通道数开到 64 甚至 128，速率直奔 32 Gbps。SI 方面要特别关注串扰和反射，PCB 层叠尽量用低损耗板材。
- AI 加速器：类似于 HPC，但更强调每比特功耗。UCIe 2.0 之后引入的节能模式很适合这里。我遇到过客户要求单通道功耗 < 1pJ/bit，最后靠调整摆幅和均衡才达成。
- 移动 / 边缘计算：面积和功耗是最紧张的。通常采用标准封装，通道数 8~16，速率 12~16 Gbps。PCB 上需要优化 BGA 扇出，尽量减少走线长度。
注意：应用场景决定了你的封装选择和 PCB 设计裕量。千万不要拿 HPC 的规则去套移动端，否则成本爆增；反过来拿移动端的规则套服务器，等你打板回来测试会发现眼图完全打不开。
另外还有一个容易被忽略的场景——存储类。CXL 和 UCIe 的结合正在成为新的热点，存储级内存（SCM）通过 UCIe 连接计算 die，要求极低的延迟。我曾经帮客户调试一个 CXL over UCIe 的方案，发现链路预算中多了一级 MUX 的损耗，最后不得不把板材从 FR4 升级到 MEGTRON 6。