第3章 PCB层叠设计：层叠结构、参考平面、介质材料选择
做UCIe高速互连，层叠设计是地基。我记得刚接手第一个UCIe项目时，总觉得信号完整性问题是仿真就能搞定的，结果板子回来眼图一塌糊涂。后来排查了整整两周，发现是层叠结构选错了——参考平面不连续，介质损耗过大。从那次以后，我养成了一个习惯：先花三天把层叠敲定，再去做走线。
3.1 层叠结构的基本原则
UCIe的链路运行在十几Gbps甚至更高的速率上，对层叠的要求很严格。说白了，就是信号层必须紧邻完整的参考平面，而且层间距离要严格控制。我个人习惯用对称结构，比如8层或12层。为什么对称？因为不对称会导致压合时应力不均，板材厚度变化，阻抗就飘了。
先看一个典型8层叠层示例：
Layer 1: 顶层信号 (Microstrip)
Layer 2: 地平面 (GND)
Layer 3: 内层信号 (Stripline)
Layer 4: 电源平面 (PWR)
Layer 5: 地平面 (GND)
Layer 6: 内层信号 (Stripline)
Layer 7: 地平面 (GND)
Layer 8: 底层信号 (Microstrip)信号层和参考平面之间的间距尽量小，比如3mil到4mil。间距越小，耦合越紧，电磁辐射也越小。但也要考虑工艺能力，太薄了板材容易破裂。我一般会留一点余量。
关键指标： 单端50Ω、差分100Ω的目标阻抗，在全频段内波动不超过±5%。对于UCIe，10GHz以下的阻抗一致性尤其重要。
3.2 参考平面策略
参考平面不只是给信号提供回流路径。你想想看，如果信号换层时，参考平面突然断开了，回流电流就得绕道，形成环路，这就是共模噪声的来源。我在项目中遇到过：一个UCIe差分对从第2层换到第6层时，第3、4、5层的参考平面被电源分割槽隔断了，结果眼图闭合了30%。
怎么做？记住三点：
- 同电位换层： 尽可能让信号层相邻的平面都是地，或者都是同一个电源域。如果必须跨分割，就加缝线孔（stitching via）。
- 信号层与参考平面层成对出现： 每对信号层之间只隔一张芯板或半固化片，不允许隔两层或更多。
- 电源平面留出足够宽的铜皮： 特别是给UCIe PHY供电的1.0V或0.9V平面，至少要宽出信号区域的3倍以上。
注意： 参考平面上的任何开槽、挖空、过孔密集区都会破坏回流路径。我曾经在一个板子上的UCIe RX端附近，因为散热过孔打得太密，把地平面打成筛子了，结果误码率直接冲到1e-6。后来把过孔改成棋盘式排列才解决。
3.3 介质材料选型与对比
介质材料决定了信号的损耗和时延。UCIe的误码率要求通常在1e-15以下，所以材料必须低损耗、低吸湿、高玻璃化转变温度。市面上常用的有Megtron6、RO4350B、还有普通FR4。我们直接看对比：
| 参数 | Megtron6 | RO4350B | FR4（普通） |
|---|---|---|---|
| 介电常数Dk（10GHz） | 3.6 ~ 3.8 | 3.5 ~ 3.7 | 4.2 ~ 4.6 |
| 损耗角正切Df（10GHz） | 0.002 ~ 0.005 | 0.003 ~ 0.006 | 0.020 ~ 0.025 |
| 玻璃化转变温度Tg | 180°C ~ 200°C | 150°C ~ 170°C | 130°C ~ 150°C |
| 吸湿率（%） | 0.1 ~ 0.2 | 0.2 ~ 0.4 | 0.5 ~ 1.0 |
| 相对成本 | 高 | 中高 | 低 |
我个人建议：如果速率超过16Gbps，或者链路长度超过8英寸，就别省那点钱，直接上Megtron6。RO4350B适合中短距离，比如die-to-die的封装基板级应用。FR4？只用于低频控制信号，坚决不要用于UCIe数据通道。
一个小技巧： 选材时注意介电常数的频率稳定性。Megtron6在1GHz到20GHz内Dk变化不到0.1，这对UCIe的相位一致性非常有利。如果你用RO4350B，记得在仿真里加入材料频变模型。
画一个层叠结构图，把信号层、参考平面、介质材料的关系串起来，方便理解：
图里标注了信号层、参考平面和介质层的相对位置。注意层3和层6都处于Stripline模式，上下都有完整的地平面。这样电磁场就被束缚在两层参考平面之间，辐射最小，损耗也低。
总结一下：层叠设计的核心是“对称、紧耦合、完整参考”。你按这个思路去做，后续的链路调试会省心很多。我每次评审板子时，第一件事就是打开层叠文件，先看参考平面有没有被割裂，材料是不是用了低损耗的型号。这块如果不对，后面仿真调得再好也白搭。