第2章：高速信号基础：传输线理论、特性阻抗、反射与匹配概念
做UCIe这种动辄几十Gbps的高速接口，如果不懂传输线，那真是寸步难行。我刚开始调试时吃过不少亏。
很多人觉得，不就是连根导线嘛，能跑通就行。你想想看，低速信号确实是这样。但到了高速领域，一根走线就变成了一条传输线。信号不再是瞬间从A到B，它得花时间“走”过去。
2.1 什么才叫“传输线”？
说白了，当信号的上升沿足够快，走线长度可以和信号波长相比拟时，就必须当成传输线来处理。工程上有个1/10经验法则：走线长度超过信号最高频率对应波长的1/10，就必须考虑传输线效应。
举个例子，UCIe运行在20Gbps时，基频10GHz，波长大概3cm。你一段3mm长的过孔或拐角，就可能引发问题。我在项目中就遇到过这种“短导线也能出大事”的情况。
关键判断技巧
记得先算临界长度：L_crit = Tr / (10 × Vp)。Tr是信号上升时间，Vp是传播速度。一旦布局走线超过这个值，你的PCB就不再是“导线”，而是“传输线”了。
2.2 特性阻抗：传输线的“身份证”
每条传输线都有个固有属性，叫特性阻抗Z0。它不随长度变化，取决于走线宽度、介质厚度和介电常数。高频领域几乎只认50Ω和100Ω差分。UCIe规范里，差分阻抗明确要求100Ω±10%甚至更严。
为什么非要是50Ω？设计射频时绕不开。
常见传输线结构
| 类型 | 典型阻抗 | 适用场景 |
|---|---|---|
| 微带线 | 50Ω | 表层走线，布线方便 |
| 带状线 | 50Ω | 内层走线，屏蔽好 |
| 共面波导 | 50Ω | 射频前端 |
| 差分对 | 100Ω | UCIe、USB、PCIE |
我个人的一个习惯：每次PCB叠层确定后，先用场求解器跑一下阻抗。别信制造商的“经验值”，他们说的和实际做出来的有时候差不少。
2.3 反射：信号完整性的头号杀手
信号沿着传输线跑，在阻抗不连续的地方就会反射。反射系数Γ = (Z_load - Z0) / (Z_load + Z0)。当Z_load等于Z0时，反射为0。开路时反射全正，短路时全负。
我曾经调试过一块UCIe回环板，眼图塌到不行。检查了半天，发现是连接器封装焊盘没做阻抗补偿，那里形成了严重的容性突变。反射信号来回折腾，把眼图“洗”花了。
反射常见原因
- 走线宽度变化（换层、过孔）
- BGA焊盘和扇出线
- 连接器接口
- 端接电阻不匹配
- Stub（分支短线）
注意：UCIe的链路预算非常紧张，反射带来的回损必须压到-15dB甚至-20dB以下。不要小看任何一个过孔，它可能就是整个链路的瓶颈。
2.4 匹配：让反射“归零”
消除反射最简单的方式就是匹配。源端匹配和终端匹配两种思路。低频时通常用串联电阻在源端做匹配，高频时多用并联电阻在终端。
常用匹配拓扑
- 串联匹配：在源端串一个电阻，使源阻抗等于线阻抗，适合点到点。
- 并联匹配：在接收端对地并联一个电阻到50Ω，适合高速总线。
- AC匹配：串联电容加对地电阻，隔离直流分量，适合差分信号。
选择哪种匹配，得看系统特性。UCIe物理层手册里有推荐的端接方案，照着做基本没问题。
2.5 知识体系总览
我把这一章的核心逻辑总结成一张图，方便你理解。
图里把三大块串起来了：传输线理论决定了信号怎么走，特性阻抗是衡量这条“路”是否统一的标尺，而匹配就是让信号不被“弹”回来的手段。做UCIe布局一定要先理解这层逻辑。
2.6 从理论到实战
知识点讲完了，怎么用在布局里？给你一个实操清单：
- 算临界长度：用UCIe的Tr时间（通常<50ps）判断哪些信号必须走传输线设计。
- 算阻抗：用叠层数据和供应商材料参数算出目标Z0。
- 定匹配方案：参考Spec选串联或并联匹配。
- 仿真验证：SI工具里跑TDR看阻抗连续性和反射系数。
这套流程我在多个UCIe项目里反复用，后面调试案例里遇到的绝大多数问题，根源都能在这章找到。