信号完整性基础：上升时间、带宽、阻抗匹配
做高速PCB设计，信号完整性（SI）是绕不开的坎儿。我刚开始做第一块DDR3板子的时候，以为把线连上、等长走好就行了，结果板子调了三天愣是不开机。后来一查，根本问题出在阻抗不匹配上，反射直接把眼图给毁了。所以这一章咱们得把三个最基础的概念吃透：上升时间、带宽、阻抗匹配。你想想看，这三个东西就是信号完整性的“三原色”，后面的差分阻抗、串扰抑制全都靠它们打底。
上升时间：数字信号的第一把尺
上升时间（Rise Time, Tr）指的是信号从10%幅度上升到90%幅度所需的时间。我个人习惯把上升时间看作信号的“陡峭程度”——越陡，含有的高频分量越多。
BW (GHz) ≈ 0.35 / Tr (ns)
嗯，这个0.35是经验系数，不是精确推导的。我在一个SERDES项目里测过，用0.35估计的带宽和实际频域测试误差不到5%。当然，不同标准有不同系数：
| 定义 | 系数 | 适用场景 |
|---|---|---|
| 10%-90%上升时间 | 0.35 | 大多数数字逻辑（TTL/CMOS） |
| 20%-80%上升时间 | 0.22 | ECL、PECL等高速逻辑 |
| 0%-100%（线性） | 0.5 | 理想阶跃信号分析 |
这里有个坑：你测量上升时间的时候，示波器的带宽至少要大于被测信号的3倍以上，否则你看到的上升时间其实是示波器自己的。我曾经吃过这个亏——测出来1.5ns的上升时间，换了个更高带宽的探头一测，实际只有0.8ns。白白浪费了三天调试时间。
带宽：信号的能量分布
带宽分成两类：信号带宽和系统带宽。信号带宽决定了PCB走线需要支持多高的频率；系统带宽则是我们用到的器件（缓存器、连接器、过孔）到底能过多少频率。
数字信号的带宽不是单一频率，它的能量分布在从直流到某个上限频率的范围内。对于方波信号，有效的谐波个数大约是 0.35/Tr 的那个倍数。举个例子：一个Tr=1ns的信号，带宽约350MHz，那么PCB上需要考虑的最高频率就是350MHz吗？
来算一道题：假设某个DDR4信号上升时间Tr=250ps，那么信号带宽大约是0.35/0.25=1.4GHz。意味着我们设计时，走线、过孔、连接器都要保证在1.4GHz附近有良好的特性（比如阻抗连续性、插损平坦）。
# Python 简单计算上升时间与带宽
tr = 250e-12 # 250 ps
bw = 0.35 / tr # 1.4 GHz
freq_design = 0.5 / tr # 2.0 GHz 设计参考频率
print(f"信号带宽: {bw/1e9:.1f} GHz")
print(f"设计参考频率: {freq_design/1e9:.1f} GHz")
阻抗匹配：让能量跑得顺
阻抗匹配为什么重要？因为信号在传输线上跑的时候，如果每段的特性阻抗不一样，就会产生反射。反射导致过冲、下冲、振铃，严重的会逻辑误判。
基本的传输线反射公式：Γ = (ZL - Z0) / (ZL + Z0)
- ZL=Z0时，Γ=0，无反射——理想情况
- ZL=无穷大（开路），Γ=1，全反射，电压翻倍
- ZL=0（短路），Γ=-1，反相反射
常见的匹配端接方式：
- 源端串联匹配：在驱动端串一个电阻（通常Z0-Rout），消除二次反射。最常用，低功耗。
- 远端并联匹配：在接收端上拉到VTT或下拉到GND。需要额外电源，功耗大。
- AC端接：串联电容再接电阻到地，只匹配高频分量，适合短时传输。
- 戴维宁端接：用两个电阻分压到VTT，提供偏置电压。常见于差分信号。
我记得有个FPGA项目，板上有20多根LVDS差分线，我全部用了源端串联匹配（22Ω串在近端）。结果上板发现波形有台阶。后来分析发现驱动器的输出阻抗只有几欧姆，22Ω加上去还是太低，调整到了49Ω才搞定。所以一定要查器件手册里的输出阻抗，别偷懒。
三者的关系：一个完整的视角
上升时间、带宽、阻抗匹配是一个有机整体：
- 上升时间决定了信号带宽。带宽越宽，对PCB材料、过孔、连接器的频率性能要求越高。
- 带宽决定了设计中必须考虑的谐波范围。高频分量遇到阻抗不匹配更容易反射。
- 阻抗匹配做不好，即使上升时间再快，也白搭——反射会让信号质量一塌糊涂。
我自己做项目时有个习惯：先根据芯片手册算出上升时间和信号带宽，然后定下设计目标频率（0.5/Tr）。接着用这个频率去查板材的介质损耗（Df）和叠层结构，最后决定走线宽度、间距来保证目标阻抗（比如50Ω单端或100Ω差分）。