RGMII信号完整性关键参数归纳总结

做RGMII设计这么久，我越来越觉得：参数不是背出来的，是量出来的。你选什么PCB材料、走线怎么拉，最终都会在这些参数上反映出来。说白了，信号完整性就靠几个核心指标撑着，哪一个崩了，整个链路就废了。

下面我把RGMII信号完整性最关键的几个参数拎出来，结合我踩过的坑，一个一个说清楚。

时序参数：建立时间与保持时间

RGMII是双倍数据率接口，时钟沿同时采集两个比特。所以时序容限比普通DDR还紧。我遇到过最头疼的问题——建立时间余量不足。PCB材料如果Dk（介电常数）偏大或者损耗因子太高，信号在路径上延迟会漂，时钟和数据之间的相对关系就乱了。

我个人习惯在仿真阶段就加上材料公差分析——记得有一次，用的FR-4板材Dk标称4.2，但实际批次到4.5，导致建立时间余量直接掉了120ps。后来我改为要求板材Dk公差控制在±0.1以内。

电压参数：摆幅、阈值与过冲

RGMII的电压摆幅是1.8V或3.3V，但接收端的阈值死区很窄。我见过一块板子，因为PCB走线阻抗不连续，造成信号反射，过冲飙到了2.1V——直接把PHY芯片的输入管脚打坏了。

电压参数的坑主要在三个方面：

1. 信号摆幅(Vpp)：必须满足接收端最小输入电平要求，比如1.8V RGMII要求单端信号不低于1.2V。
2. 过冲(Overshoot)：超过接收端最大额定值（通常≤2.0V）就会烧芯片。我建议走线阻抗控制在50Ω±10%以内。
3. 下冲(Undershoot)：低于GND - 0.5V会引发闩锁效应，严重时死机。

为什么会这样？说白了，就是传输线效应。当走线长度超过信号上升沿的1/6波长时，必须当作传输线设计。我常用的0.5ns上升沿的RGMII信号，走线超过3厘米就要认真匹配了。

抖动与噪声

抖动（Jitter）是RGMII的隐形杀手。我遇到过一个案例：板子功能正常，但批量生产中偶尔丢包。排查了三天，最后用示波器测眼图才发现——随机抖动RMS达到了30ps，接近时钟周期（1.25ns）的2.4%。

抖动主要分两类：

我个人经验：电源噪声对抖动影响最大。RGMII的PHY芯片通常用1.8V或1.2V供电，纹波超过50mV就会显著恶化抖动。我做过对比实验：用普通FR-4加100μF去耦电容，抖动RMS 25ps；换成低阻抗板材加磁珠+电容滤波，抖动降到12ps。效果很明显。

串扰与隔离

串扰是RGMII走线紧挨着其他高速信号时的噩梦。我设计过一块4层板，RGMII数据线旁边跑着DDR时钟线，结果眼图直接裂开。后来我在两者之间插了一根地线隔离走线，串扰从-25dB降到了-40dB以下。

串扰的工程经验可以总结几点：

• 线间距：至少保持3倍线宽（3W原则），否则串扰可能超过-20dB
• 参考平面完整：不要跨分割，否则回流路径会绕远，增加互感
• 层间串扰：相邻层的走线尽量垂直交叉，减少平行长度
• 差分对内串扰：RGMII虽然本身是单端信号，但如果有差分对（如MDI），对内间距控制在5～10mil

阻抗匹配与回波损耗

阻抗匹配直接影响信号反射。RGMII走线的目标阻抗通常是50Ω单端。但PCB材料不同，实际阻抗会偏差。我做过FR-4和RO4350B的对比：

你看，FR-4的阻抗波动大，回波损耗（Return Loss）只能做到-18dB左右。对于RGMII来说，回波损耗低于-15dB就可能引起明显的振铃。我建议要求PCB厂家提供阻抗测试条（Coupon），每批次抽检，保证阻抗公差在±8%以内。

我个人最常用的匹配方案是：源端串联电阻，阻值33Ω～47Ω（根据驱动强度调整），放在PHY芯片旁边。

最后，把这几个参数的关系串起来，画个图就清楚了：

从图里你能看到，这些参数不是孤立的。比如阻抗不匹配会引发反射，反射会增大过冲，过冲又可能造成抖动——一环扣一环。所以我一直强调：选材和设计必须从参数集成的角度去权衡，不能只盯着一个指标。

好了，这五个参数基本覆盖了RGMII信号完整性的核心。你在做PCB材料选型时，拿着这张表对照项目需求，一般不会出大问题。