1. RGMII 接口基本概念与信号速率归纳总结

1.1 什么是 RGMII？它到底在干啥？

RGMII 全称是 Reduced Gigabit Media Independent Interface。说白了，就是以太网 PHY 芯片和 MAC 控制器之间的一条“高速公路”。

我刚开始接触这个接口时，觉得它就是个普通并行总线。后来才发现，它用 DDR（双沿采样）模式在时钟的上升沿和下降沿各传一次数据——这样只需要 4 位数据线就能实现千兆传输，省引脚，也省 PCB 面积。

你想想看，千兆以太网需要 1000 Mbps 的吞吐量。RGMII 把时钟跑到 125 MHz，再用 DDR 就搞定了。但高频率加上快边沿，对 PCB 材料的要求就上来了。

我记得有一次项目，PCB 用的 FR‑4，结果量产时发现一部分板子 RGMII 链路不稳定。排查了半天，最后定位到是板材的介电常数在高频下波动太大，导致时钟与数据的相位差跑偏了。

1.2 信号速率到底有多快？

很多人只看时钟频率，觉得 125 MHz 不高，FR‑4 随便做。但 RGMII 的边沿速率才是真正的“杀手”。

现在的 PHY 芯片（比如瑞昱的 RTL8211、美满的 88E1111）输出信号的上升时间常常在 400 ps 到 800 ps 之间。这个边沿里包含的谐波频率能到 1 GHz 以上。

为什么会这样？信号的最高有效频率 ≈ 0.35 / tr。拿 500 ps 的上升时间算，最高频率接近 700 MHz。FR‑4 在这个频点的损耗很大，而且介电常数会随着频率变化——这就是我前面说的那一次量产问题的根源。

• 时钟线：125 MHz 方波，需要 50 Ω 阻抗匹配。
• 数据线：DDR 模式下数据在时钟两个沿采样，数据有效窗口只有约 4 ns（时钟周期 8 ns 的一半）。
• 控制信号：TX_CTL、RX_CTL 也需要与时钟有固定的时序关系。

1.3 为什么信号完整性对 RGMII 特别重要？

原因有两个：一是时序裕量小，二是边沿快使得反射和串扰更容易出问题。

RGMII 规范要求时钟到数据的 skew 不能超过 ±500 ps。你想想，500 ps 在 FR‑4 里也就对应大约 85 mm 的走线长度差（信号在 FR‑4 中的传播速度约 170 mm/ns）。如果你的时钟线和数据线长度差超过了这个，数据就会采错。

我在一个交换机项目里就遇到过这种情况：PCB 设计时没做等长约束，结果两对数据线相差了 200 ps，虽然还在 500 ps 之内，但加上 PCB 材料本身的延迟波动（温度、频率变化），量产时有一半板子罢工。

1.4 RGMII 的信号分组

PCB 布局前，先把信号分好组，才能对每组做差异化处理。

1. 时钟组：RGMII_TXC、RGMII_RXC。这两根是接口的心脏，必须紧贴参考平面，走线最短，阻抗 50 Ω 单端。
2. 数据组：RGMII_TXD[3:0]、RGMII_RXD[3:0]。共 8 根线，要求组内等长，组间也尽量等长。
3. 控制组：TX_CTL、RX_CTL，以及 MDIO/MDC。控制信号速率较低，但建议也做 50 Ω 阻抗。

1.5 RGMII 信号速率与材料的关系（知识结构图）

下面这张图把本章的核心关系梳理了一遍。你可以看到，RGMII 的速率和边沿决定了 PCB 材料需要具备哪些特性，而材料又反过来影响信号质量。

从图上你能看到，RGMII 接口的三个核心特点（DDR 时钟、快速边沿、小时序容限）共同驱动了对 PCB 材料的三个要求：低 Dk 波动、低 Df、好的阻抗控制。任何一个环节掉链子，最终眼图就会出问题。

1.6 本章小结

这一章我们梳理了 RGMII 的基本概念：它是一个 DDR 接口，时钟 125 MHz，边沿 500 ps 左右，时序容限只有 ±500 ps。这些数字决定了 RGMII 对 PCB 材料的敏感度远高于普通并行总线。

我个人习惯在设计开始前，就先根据实际 PHY 芯片的边沿速率估算损耗预算。如果上升时间 < 500 ps，就果断选更高等级的板材，比如 Megtron 4 或 ISOLA 370HR，而不再考虑普通 FR‑4。