4、传输线理论：特征阻抗、传播延迟、反射系数与端接
做高速信号，尤其是PCIe这类差分协议，绕不开传输线。你想想看，一条走线从驱动端到接收端，不是一根理想的导线——它有电阻、电感、电容，信号在上面跑就像水流过一根软管。什么时候需要把它当传输线？规则很简单：信号上升时间短于走线延迟的两倍。一旦进入这个范围，集总模型就失效了。
4.1 为什么传输线理论对信号完整性这么重要？
我记得刚入行那会儿，画了一块PCIe Gen3的板子，仿真一看眼图完全闭合。查了半天，发现是一条数据线的阻抗掉到了70Ω以下，信号反射得一塌糊涂。从那以后我养成了一个习惯：每层走线之前，先用场求解器算一下目标阻抗。
传输线理论说白了就是在告诉你：信号在线上传播时会怎么变形、什么时候反弹、怎么把它吸掉。你掌握了这四个参数——特征阻抗、传播延迟、反射系数、端接——大半的SI问题都能提前掐死在设计阶段。
4.2 特征阻抗：传输线的“固有属性”
特征阻抗 \( Z_0 \) 不是用万用表量出来的直流电阻。它是传输线上行波的电压与电流之比，单位还是欧姆，但它只取决于线的几何结构（线宽、介质厚度、铜厚）和材料介电常数。只要PCB叠层不变，\( Z_0 \) 就是个定值。
// 微带线特征阻抗近似公式（常用，1oz铜厚，FR4）
Z0 ≈ 87 / sqrt(εr + 1.41) * ln(5.98*h / (0.8*w + t))实际工程中，我更推荐用仿真工具算。我自己在项目中踩过坑：按照估算公式算出来50Ω，打样回来阻抗实测只有44Ω。后来发现叠层参数偏了，介质厚度比设计薄了2mil。嗯，这里要注意——阻抗容差通常要求±10%，PCIe Gen5更是严到±7%。
关键概念：特征阻抗是传输线的固有属性，与负载无关。即使末端短路，线上行的行波阻抗依然是 \( Z_0 \)。很多人刚开始搞混这个，我一开始也犯过这错。
| 参数 | 影响因子 | 典型变化趋势 |
|---|---|---|
| 线宽 w | 增宽→阻抗降低 | 注意细线误差敏感 |
| 介质厚度 h | 增加→阻抗升高 | 层压公差是主因 |
| 介电常数 εr | 增大→阻抗降低 | FR4约4.2~4.5 |
| 铜厚 t | 增加→阻抗微降 | 通常1oz/0.5oz |
4.3 传播延迟：信号在线上跑了多久？
传播延迟就是信号从发送端跑到接收端的时间。它由介质决定——真空中光速除以介电常数的平方根。所以同样长度，FR4比PTFE（如Rogers）慢很多。
// 典型传播延迟（FR4，εr≈4.2）
Tpd ≈ 85 ps/inch ≈ 3.35 ps/mm
// 微带线稍快，带状线稍慢我在做DDR4拓扑时遇到过一个问题：两个DQ信号因为走线长度差了一截，窗口对齐不上，眼图塌了一半。后来通过等长约束把传播延迟差控制在5ps以内才解决。你想想看，5ps换算成走线长度也就1.5mm——高速设计里毫米级的差别都会要命。
工程经验：PCIe参考时钟的抖动容忍度通常在几十皮秒量级。传播延迟的失配会直接吃掉时序预算。我建议你在做等长时，不光看长度，还要把过孔、封装带来的延迟折算进去。
4.4 反射系数：信号为什么“反弹”？
反射的根源就一个字：不匹配。当信号遇到阻抗突变——比如走线从50Ω突然变成80Ω——一部分能量会反弹回来。反射系数 \(\Gamma\) 定义很简单：
\[ \Gamma = \frac{Z_L - Z_0}{Z_L + Z_0} \]
其中 \( Z_L \) 是负载或突变点的阻抗。如果 \( Z_L = Z_0 \)，反射系数为零——完美匹配。如果 \( Z_L \) 开路（无穷大），\(\Gamma = +1\)，信号全反射；短路则 \(\Gamma = -1\)，反极性全反射。实际中遇到最多的是过孔、连接器、走线拐弯处的阻抗突变，反射系数从0.1到0.3不等。
我调试过一块双通道ADC的板子，时钟输入线上有个小过孔，反射导致时钟边沿抖动高达15ps。去掉过孔后降到3ps。所以我现在过孔必拆，尽量减少反射点。
4.5 端接策略：如何消灭反射？
解决反射最直接的办法就是把反射系数做到接近零——端接。常见方式有三种：
- 并联端接：在接收端对地接一个等于特征阻抗的电阻。好处是简单，缺点是直流功耗大。我只在低频或I2C这类调速较慢的信号上用。
- 串联端接：在驱动端串一个电阻，让源端匹配。适用于单向信号，比如时钟。我用它处理过DDR地址线的振铃。
- AC端接：在接收端串联一个电容接地，只吸收高频反射，不消耗直流。适用于差分信号或需要隔直的场合。PCIe的接收端内部经常有类似结构。
避坑提醒：端接电阻的精度要留神。我曾经在一个项目里用了5%精度的电阻，结果阻抗偏差5Ω，反射反而加剧了。建议用1%或更精密的。而且电阻的寄生电容和电感——越小的封装越好，0201比0402好，但手工焊接难度也上去了。
核心工程公式：端接的目标是让 \( Z_{term} = Z_0 \)。对于差分信号，每条线各端接一半的差分阻抗值。PCIe标准的差分阻抗是100Ω，所以每线对地端接50Ω（或加一个100Ω跨接在差分对之间）。
4.6 传输线理论知识体系框架
4.7 实战经验与避坑
做高速信号这十年，我总结了几条与传输线相关的血泪教训：
- 叠层阻抗必须实测：供应商给你的叠层表是理论值。我每次收到首板都会做阻抗测试条，发现偏差超过5%立刻要求调整。
- 记得检查参考平面：走线跨分割层时，回流路径变长，相当于串联了一个大电感。我吃过这个亏——PCIe差分对跨了一个电源分割区，眼图直接塌了30%。
- 端接不要只看直流：电阻的寄生电容在高频下会改变等效阻抗。0201封装的贴片电阻在5GHz时寄生电容约0.2pF，算下来阻抗偏移好几欧姆。我建议你用射频专用电阻（如薄膜电阻）或通过TDR验证。
- 传播延迟仿真要带上过孔：过孔的一小段残桩会引入额外的延迟和反射。我的做法是把过孔模型提取出来，加到链路仿真里，跟走线一起做等长优化。
快速检查清单：
- 是否每个信号都按目标阻抗设计？
- 等长约束是否考虑了过孔和封装延迟？
- 端接电阻的精度和频率特性够不够？
- 有无阻抗不连续点？过孔尺寸/反焊盘是否优化过？
传输线理论是信号完整性大厦的基石。特征阻抗、传播延迟、反射系数和端接这四个词，你搞透了，再去看眼图测试、PCIe链路训练，思路会清晰很多。嗯，这章就聊到这儿。下次遇到眼图闭合，先别急着调去加重或均衡——回头检查一下你的传输线参数，往往问题就出在这些最基础的地方。