一、信号完整性基础
1.1 什么是信号完整性？
做高速电路设计，绕不开信号完整性。我个人习惯把它理解成：信号在传输过程中，能不能保持它该有的样子。
说白了，就是从发送端到接收端，波形别变形太厉害。你得保证0还是0，1还是1。这看似简单的事，在高速信号里却成了大难题。
信号完整性的核心：保证信号在传输路径上的幅度、时序、形状不出现不可接受的畸变。
1.2 为什么越来越重要？
我刚开始做硬件的时候，跑个几十兆赫兹的信号，拿根杜邦线连上就行。现在？PCIe Gen5跑32 GT/s，一个码元才30多个皮秒。你想想看，信号从驱动端到接收端，时间都快赶上信号上升沿的宽度了。
这时候，PCB走线不再是简单的“导线”。它成了传输线。每一段走线，每一个过孔，每一个连接器，都是一个潜在的“问题源”。
- 速率越高，门槛越苛刻——上升沿变陡，高频分量更丰富，损耗更大。
- 功耗和电压在降——接收端灵敏度要求更高，容错空间更小。
- 系统复杂度在涨——多通道、多协议、高速背板，每个环节都考验SI。
我在一个服务器项目中亲眼见过，就因为一根走线阻抗控制偏差了2欧姆，整条PCIe链路就是训练不上。换了个板子就好了。嗯，这就是信号完整性的魔力——看不见摸不着，但出了问题，谁都救不了你。
1.3 三大常见问题
信号完整性问题很多，但万变不离其宗。最常见的三座大山：反射、串扰、衰减。
1.3.1 反射——阻抗不匹配的恶果
反射的本质是什么？信号在传输线上跑，遇到阻抗突变的地方，一部分能量就弹回来了。弹回来的信号和原来的信号叠加，波形就开始“振铃”——过冲、下冲、台阶，全来了。
为什么会这样？我给你打个比方。你开车从高速路下到土路，路面突然变差，车速肯定受影响。信号也一样，从50欧姆的走线突然遇到一个阻抗高或者低的地方，部分信号就被反射回来了。
反射的常见诱因：
- 走线宽度变化——换层过孔、BGA扇出、线宽突变
- 拓扑结构不良——T型分支、长短线桩
- 端接不匹配——源端、末端阻抗没对齐
- 连接器与封装——阻抗不连续的重灾区
避坑提醒：我曾经在一个DDR4项目中，总感觉信号质量不对劲，示波器一看，过冲快到1V了。查了半天，结果是走线换层时参考层被割断，回流路径被隔断，等效阻抗直接飙高。把参考层补上，过冲立刻降下来。所以走线换层，一定要考虑返回路径。
1.3.2 串扰——信号之间的“悄悄话”
你做设计，希望每根信号都走自己的路，互不干扰。可现实是，信号之间会互相说话。这叫串扰。
串扰的两种类型：
| 类型 | 成因 | 影响 |
|---|---|---|
| 容性耦合 | 相邻走线之间的寄生电容 | 攻击信号跳变时，在受害线上产生同向噪声 |
| 感性耦合 | 相邻走线之间的互感 | 攻击信号跳变时，在受害线上产生反向噪声 |
怎么削弱串扰？我个人总结了几条经验：
- 拉开间距——3W原则（线间距≥3倍线宽），这是硬道理
- 加地线隔离——关键信号之间加GND走线，效果明显
- 控制层叠——让相邻层走线垂直正交，减少重叠耦合
- 降低回流电感——走线靠近参考平面，减少磁场泄漏
一个小技巧：在layout阶段，我习惯把所有高速信号先拉成差分对，然后统一设置间距约束。千万别等铺完铜再回头看串扰——那会儿改起来真叫一个“想哭”。
1.3.3 衰减——距离是最大的敌人
信号走远了，自然就弱了。这个大家都懂。但高速信号不止是幅度变小，更重要的是上升沿变缓，眼图闭合。
衰减主要来自两个方面：
- 导体损耗——走线的直流电阻与趋肤效应。高频电流只走导体表面，有效截面积变小，电阻飙升。
- 介质损耗——PCB板材的介电常数耗散因子（Df）。信号在介质里来回震荡，能量被吸收转化成热。
频率每翻一倍，损耗基本翻一倍。PCIe Gen5跑32GHz，那种损耗之大，已经不是普通FR-4能扛住的了。所以做高速设计，板材选择是第一道关卡。
关键数据一览：
| 板材类型 | Df（@10GHz） | 适用场景 |
|---|---|---|
| FR-4 | 0.02~0.03 | 6 Gbps 以下 |
| Megtron 6 | 0.003~0.005 | 16~32 Gbps 高速背板 |
| PTFE（特氟龙） | 0.001~0.002 | μWave、超高频率 |
你想想看，信号走10寸FR-4，到接收端幅度已经掉了一半。要是再碰上一堆过孔和连接器，那眼图基本就闭掉了。所以，高速链路设计，一定得做通道预算——发射功率、插入损耗、接收灵敏度，一笔笔算清楚。
知识体系梳理
小结
信号完整性不是什么玄学。你把基本概念弄清楚了——反射、串扰、衰减这三大敌手——动手做设计时就知道该从哪下手。控制阻抗、留足间距、选好板材、算清链路预算，先做对这几步，后面搞眼图测试心里才有底。
我还是那句话：信号是坐车，走线是路。路况不好，车再牛也白搭。咱们做硬件工程师的，先把路铺稳了。