信号完整性基础：传输线理论、反射与损耗机制
为什么要先聊信号完整性？
做PCIe Gen4测试，第一步就是要吃透信号完整性的底层逻辑。说白了，信号完整性研究的就是：信号从发送端到接收端，一路经历了什么，最后还能不能认出来。我刚开始接触PCIe的时候，总觉得眼图测试就是看看眼睛睁得够不够大，后来才意识到——眼图只是结果，传输线上的反射和损耗才是根本原因。
你想想看，一根几十厘米长的PCB走线，对高速信号来说简直就是一条高速公路。路上有坑（阻抗突变）、有路阻（损耗），信号跑过去当然会变形。今天这一章，我就把传输线理论、反射和损耗这三个“拦路虎”给你拆明白。
传输线理论——信号的本质是波
低速设计里，走线只是导线，信号传过去就是电压从一端到另一端。但到了PCIe Gen4（16 GT/s），信号的上升沿只有几十皮秒，这时候走线必须当作传输线来理解——信号是波，不是电流。
特征阻抗 Z₀
传输线最重要的参数就是特征阻抗 Z₀。它反映了线上电压波与电流波的比值，只和线宽、介质厚度、介电常数、铜箔厚度有关，跟线长没关系。
PCIe Gen4 要求单端走线Z₀ = 50 Ω，差分对Zdiff = 85 Ω 或 100 Ω。我在做一款Gen4 switch板卡时，曾经因为叠层调整后忘了重新仿真，结果特征阻抗偏到55 Ω，眼图闭合得很厉害。后来拿TDR一测，阻抗峰值直接飙到58 Ω，不得不改板。
设计要点：特征阻抗不是算出来就完事的，一定要用场求解器仿真，再拿TDR实测闭环验证。我建议在板材下单前先做阻抗测试条，成本很低，能避免大翻车。
传播延迟与电气长度
信号在PCB上传播的速度大约是光速的40%~70%（取决于介质）。PCIe Gen4的位宽只有62.5 ps（1/16 GT/s），如果一根走线电气长度超过信号上升沿的1/6，就必须用传输线理论分析。电气长度 = 物理长度 × 介质波长缩短因子。一般FR4上，1英寸的走线延迟约160 ps，你算算看，十几条走线就超过一个UI了。
我记得有一次调试，差分对等长误差控制在5 mil以内，但眼图还是不对称。后来发现是玻纤效应导致介电常数不均匀，两条线的传播延迟不一致——这就是所谓的“skew”。所以PCIe Gen4的等长要求不只是长度，还要考虑介质均匀性。
反射机制——阻抗突变带来的麻烦
信号在传输线上传播，遇到阻抗不连续点就会产生反射。反射回去的信号和入射信号叠加，造成过冲、下冲、振铃，严重时会误判逻辑电平。
反射系数公式
反射系数ρ = (Z_L – Z₀) / (Z_L + Z₀)。Z_L是负载阻抗或突变点阻抗。如果Z_L = Z₀，反射系数为0；如果Z_L开路（无穷大），ρ = +1，正全反射；短路ρ = -1，负全反射。
举个实际例子：PCIe发送端输出阻抗一般在40~50 Ω，如果PCB走线Z₀也是50 Ω，接收端端接50 Ω到地，理论上反射很小。但我曾遇到一个项目，接收芯片内部端接电阻只有35 Ω，结果回波损耗超标，眼图高度只剩下200 mV。用TDR一量，接收端阻抗尖峰很明显。
避坑指南：反射不只是发生在PCB走线的两端。过孔、连接器、焊盘、拐角、参考层断裂——每一个阻抗突变点都是反射源。我曾经在一个Gen4 x16插槽项目中，因为连接器焊盘没做阻抗优化，导致整条链路在8 GHz处回波损耗跌到-8 dB，根本过不了测试。
匹配策略
| 匹配方式 | 适用场景 | 优点 | 缺点 |
|---|---|---|---|
| 源端串联匹配 | 点到点，短线 | 功耗低，电路简单 | 对长传输线效果有限 |
| 远端并联匹配 | 长线，多负载 | 消除远端反射效果好 | 静态功耗大 |
| AC端接 | 差分信号，高频 | 阻断直流，功耗低 | 增加元件数量 |
| 差分端接 | PCIe差分对 | 共模噪声抑制好 | 对单端不适用 |
PCIe Gen4收发器内部集成端接，通常不需要外部匹配电阻。但在验证测试板上，我习惯在连接器附近预留一对0603焊盘，方便做TDR开短路校准和调试用。
损耗机制——高频信号的衰减
信号从发送端走到接收端，幅度会越来越小，边沿会越来越缓。损耗主要由两部分组成：导体损耗（趋肤效应）和介质损耗。
趋肤效应
频率越高，电流越趋向导体表面流动。在16 GHz时，铜的趋肤深度只有约0.5 μm。实际PCB铜箔表面粗糙度会导致额外损耗。我见过一个案例：某批板卡用了标准HTE铜箔，趋肤效应造成的损耗比用反转铜箔高了近30%。换用VLP铜箔后，插损改善了0.5 dB/inch。
介质损耗
FR4在6 GHz以上损耗非常大，PCIe Gen4必须选用低损耗材料（比如M6G、M7G、Megtron 6等）。介质损耗因子Df每差0.005，每英寸走线损耗就能差0.2 dB。这不仅仅是眼图闭合的问题——损耗还会引入色散，使信号上升时间变慢，抖动恶化。
注意：不要只看材料供应商的Df标称值。同一材料在不同频率下Df会变化，比如FR4的Df在1 MHz时0.02，到10 GHz时可能变成0.025。做仿真时一定要用实际频率下的Df数据，而不是低频标称值。
插入损耗与回波损耗
插损是信号从入口到出口的能量衰减，回波损耗是反射回来的能量比例。PCIe Gen4规范要求链路的回波损耗在8 GHz处不低于-10 dB，插损不能太陡（依长度不同有对应限制曲线）。
我曾经遇到过一块板子，插损曲线在6 GHz处有个诡异的下陷，排查后发现是AC耦合电容的焊盘寄生电容过大。把电容换成0201封装后，下陷消失了。所以小细节很要命。
理清关系
下面是本章知识体系的框架图，帮你把三个核心概念串起来：
从图上能看明白：信号从TX出来，经过特征阻抗为Z₀的传输线，到达RX。但沿途只要遇到任何阻抗突变点，就会产生反射；同时因为趋肤效应和介质损耗，信号幅度还会持续衰减。这三个效应互相耦合，最终决定了眼图的质量。
做PCIe Gen4设计时，你必须同时管控Z₀的一致性、控制反射点数量、选择合适的板材来降低损耗。缺一个，眼图就开不好。
小结
这一章我掏了不少实践中踩过的坑，核心就是三点：传输线要用波动的眼光看，反射出在阻抗突变处，损耗在高频时不可忽略。这些概念在后面几章的眼图分析和TDR测试里会反复用到，建议你先消化掉。下一部分我们直接上手TDR测试的实操步骤。