第1章 PCIe Gen4概述：技术发展历程、关键特性与速率归纳

1.1 从PCI到PCIe，我们走了多远？

在讲Gen4之前，我想先聊聊PCIe的整个发展脉络。你想想看，从最早的PCI并行总线，到现在的PCIe Gen5、Gen6，这中间的变化其实挺大的。我入行那会儿，还在跟PCI的共享总线架构较劲——一个设备把总线占住了，别的设备就只能等着，效率很低。

后来PCIe出现了，改用点对点的串行差分对传输。这个变化很关键。每个设备都有自己的专用通道，不用再抢来抢去了。从Gen1的2.5 GT/s，到Gen2的5 GT/s，再到Gen3的8 GT/s，每一代速率都在翻倍。不过到了Gen4这个节点，我个人觉得是个分水岭——因为它首次把单通道速率推到了16 GT/s，信号完整性的挑战一下子上了个台阶。

做过Gen3项目的工程师应该都有体会，8 GT/s的时候，眼图还能比较轻松地张开。但到了16 GT/s，同样的走线长度，损耗几乎翻倍。所以我经常跟团队说：Gen4不是简单的速率翻倍，它是一整套技术的升级。

1.2 Gen4到底改了些什么？

我梳理了Gen4的几个关键特性。这些特性直接影响我们后期做眼图分析和TDR测试的方法选择。

这张表看起来挺专业，其实就是一句话：Gen4对信道的要求比以前高得多。我曾经在一个服务器项目中吃过亏——板卡走线按Gen3的规则设计，结果Gen4测试全红。后来换了低损耗板材，才勉强过了眼图模板。

1.3 速率这个词，到底怎么看？

很多人把 GT/s 和 Gbps 搞混。这里我简单说一下。GT/s 是每秒传输的符号数，Gbps 是每秒传输的有效数据位数。为什么有差别？因为编码开销。

Gen4 和 Gen3 一样，都用 128b/130b 编码。也就是说，每 130 个符号里，只有 128 个是有效数据，剩下 2 个是同步头。所以单通道的原始速率是 16 GT/s，有效数据速率就是：

16 GT/s × (128/130) ≈ 15.75 Gbps

多通道就简单乘一下。x4 通道的有效速率大概在 63 Gbps，x16 通道能到 252 Gbps。我在做 FPGA 方案设计的时候，经常需要精确估算这个有效吞吐量，因为上游的 DMA 控制器、下游的存储带宽都要跟它匹配。

1.4 Gen4眼图分析的难点在哪？

眼图分析是检验信号质量的直接手段。但 Gen4 的眼图，说实话，不好看。为什么呢？

• 损耗大：频率高，PCB 走线的趋肤效应和介质损耗更严重。同样 10 英寸走线，Gen4 的插损比 Gen3 多出 6-8 dB。
• 抖动敏感：16 GT/s 的 UI 只有 62.5 ps。任何一点点抖动，都可能让眼图闭合。
• 串扰加剧：高频分量的耦合更强，相邻通道的串扰更难控制。

我记得第一次做 Gen4 眼图分析时，示波器上看到的眼图几乎是闭合的。当时以为是探头没校准好，反复换了好几次。后来才意识到是均衡器参数没配对。所以说，眼图分析不只是看波形，还要结合均衡策略来判断。

1.5 TDR阻抗测试，为什么还要再提？

很多人觉得 TDR（时域反射计）是低速测试，Gen4 这么高速了，TDR 还有用吗？我觉得有用，而且很有用。

TDR 测的是阻抗连续性。一个过孔的阻抗突变，在 16 GT/s 的信号眼里，可能就是一个大的回波反射。我曾经遇到过一个案例：一块板子眼图测试不过，排查了三天，最后用 TDR 扫出来，发现是一个 BGA 焊盘的残桩太长，造成了 15 Ω 的阻抗凹陷。

所以在 Gen4 的设计和测试流程里，TDR 是一个前置检查手段。它告诉你：你的信道物理层有没有明显的阻抗异常。如果连 TDR 都不过，直接上眼图分析基本是浪费时间。

1.6 本章知识体系总览

到这里，我们其实已经把 Gen4 的概述部分串起来了。我用一张图来梳理这章的核心逻辑，方便你后续学习时定位。

嗯，这张图基本覆盖了我们这章讲的东西。从 PCIe Gen4 的核心位置出发，左边是关键技术特性，右边是速率和测试的关系，下面连着后续的眼图分析和 TDR 阻抗测试。你后面学到具体章节时，可以随时回到这张图来定位自己的位置。

说白了，Gen4 是整个高速互连领域的一次重要升级。理解它，是做好信号完整性和测试的基础。我个人觉得，扎实掌握这章内容，后续的眼图分析和 TDR 测试才能学得不吃力。