1. 课程导入与良率工程全景

在半导体制造中，薄膜工艺是决定器件电学性能与可靠性的基础环节之一。Applied Materials（应用材料）在薄膜沉积与处理领域覆盖了从原子层沉积（ALD）、化学气相沉积（CVD）、物理气相沉积（PVD）到外延（Epi）、氧化/氮化与退火等关键模块。对良率工程师而言，理解这些设备在整条工艺链中的位置，比记住某一台机台的型号更重要：薄膜的厚度、均匀性、应力、界面质量与缺陷密度，会沿着后续光刻、刻蚀、注入与金属化步骤逐级放大，最终反映为晶圆上的良率损失。

良率的定义与分类

良率（Yield）最直观的定义是：通过全部规格与测试的合格芯片数，占投入芯片总数的比例。但在实际工程中，良率不是一个单一数字，而是按阶段和成因拆分的多个指标。常见分类包括：

• 晶圆良率（Wafer Yield）：投片后完成全部工艺的晶圆中，未被报废、可继续测试的比例，主要反映工艺稳定性与破片、划伤、污染等物理损失。
• 线上良率（Line Yield）：在制程中途未因异常被扣留或报废的晶圆比例，常用于监控单步工艺的稳定性。
• 测试良率（Probe/Test Yield）：晶圆测试（CP）中电学合格的 die 比例，直接受薄膜参数、缺陷密度与器件匹配影响。
• 封装良率（Assembly Yield）：封装后仍合格的成品比例，与薄膜应力、界面附着力等也有关联。
• 综合良率（Composite Yield）：各阶段良率的乘积，是最终出货能力的体现。

从成因看，良率损失通常分为随机缺陷（颗粒、针孔、微尘）与系统性缺陷（工艺窗口偏移、设备漂移、版图相关效应）。薄膜工艺中，随机缺陷多来自腔体颗粒与传输污染，系统性缺陷则常表现为厚度梯度、应力开裂或界面态异常。

良率提升工程的整体框架

良率提升不是单点调机，而是一个闭环：数据采集 → 缺陷/参数分析 → 根因定位 → 工艺或设备修正 → 验证与固化。在薄膜模块中，这个闭环的输入通常包括：膜厚测量（椭偏仪、XRF）、方阻（Rs）、应力（曲率法）、颗粒计数、缺陷复查（SEM/EDX）以及电学测试数据。输出则是调整后的工艺配方、设备维护计划或工艺窗口重新定义。

以某 28 nm 逻辑工艺中的 TiN 硬掩模沉积为例（以下为教学示例参数，非实测数据）：目标厚度 30 nm，允许范围 ±1.5 nm；片内均匀性要求 ≤1.5%（1σ）。若某批次 CP 良率下降 2.3%，且缺陷分布呈边缘聚集，工程师会先核对膜厚 map 与颗粒 map，再检查腔体是否近期做过维护、静电吸盘温度是否漂移。若确认是边缘厚度偏薄导致刻蚀选择比不足，则通过调整喷淋头间距或气流分配来修正，并在下一批次用同一量测方案验证均匀性是否回到窗口内。

关键指标与可视化关系

薄膜良率工程中，最常被同时观察的指标包括：厚度均值与均匀性、方阻、应力、颗粒数、缺陷密度与 CP 良率。它们之间并非独立，而是存在传导关系：厚度偏移会改变方阻与刻蚀选择比，应力过大会导致晶圆翘曲并影响光刻对准，颗粒则直接转化为短路或断路缺陷。下图给出本节最值得建立的整体关系视图：从 Applied Materials 薄膜模块出发，经过关键薄膜参数，传导到缺陷与电学表现，最终汇聚为良率分类与提升闭环。

把这张关系图记在脑中，后续每一节讨论具体工艺、量测或排障时，都可以回到同一个问题：当前观察到的现象，处在“模块—参数—缺陷—良率”链条的哪一环？只有定位到环节，修正动作才有方向，良率提升也才能从偶然变成可重复的工程能力。