4. 纠错周期调度的核心挑战

量子纠错不是一次“算完就结束”的运算，而是一个必须持续运转的闭环：测量辅助比特得到综合征、把综合征送进解码器、解码器给出修正建议、控制器把修正施加回数据比特，然后立刻进入下一个周期。这个闭环的每一环都有延迟，而量子比特的相干时间又是有限的。因此，纠错周期调度的本质，是在一个硬性时间预算内，把测量、通信、解码、反馈这几类异构任务安排得既不超时、又不互相阻塞。本节围绕五个核心挑战展开：实时综合征提取、解码器吞吐、反馈控制时序、资源竞争与并行调度。

一、实时综合征提取：时间预算的第一道闸门

以表面码为例，一个距离为 d 的码，每个纠错周期需要测量 (d²−1) 个辅助比特。若 d=5，则每周期 24 次测量；若 d=7，则 48 次。每次测量本身包含初始化、CNOT 门序列、读出三个环节，读出还需要经过谐振腔或读出线传到室温电子学，再数字化。假设单次测量链路耗时 1 μs，那么 d=7 时仅测量就占 48 μs。而超导量子比特的相干时间 T₂ 目前典型在 100～300 μs 量级，这意味着一个周期内可用于“非测量”工作的时间窗口非常窄。

更关键的是，综合征提取不能“边测边等”：测量结果必须按稳定子分组、按时间顺序打包成“探测事件”（detection event）序列，才能交给解码器。若采用“测量—读出—数字化—打包”串行处理，延迟会随码距线性增长。工程上通常采用流水线：第 k 周期的测量数据在读出后立即进入缓冲，同时第 k+1 周期的测量已经开始，形成“测量流水、解码滞后”的结构。这要求调度器明确区分“测量窗口”和“解码窗口”，并保证两者在时间轴上重叠而非串行。

二、解码器吞吐：不是算得快，而是跟得上

解码器的吞吐量常用“每周期可处理的综合征数”衡量。以最小权匹配（MWPM）解码为例，其复杂度大致随探测事件数增长，而探测事件数与码距和错误率相关。假设某解码器单次解码耗时 10 μs，而纠错周期为 1 μs，那么解码器必须并行处理约 10 个周期才能不丢数据——这就是“解码滞后深度”。若滞后深度超过数据比特的相干时间，修正就失去意义。

因此调度上要区分两种策略：实时解码（每个周期结束前必须出结果，适合低延迟硬件解码器）与滞后解码（允许解码落后若干周期，用缓冲队列吸收抖动，适合软件解码器）。滞后解码的关键参数是“最大允许滞后 L”，它由 T₂、测量周期和修正施加方式共同决定。调度器必须监控队列深度，一旦接近 L 就触发降级策略，例如切换到更快的近似解码器，或暂时冻结部分逻辑操作。

三、反馈控制时序：修正必须“赶在退相干之前”

解码器输出的是“在哪个比特、施加什么修正”的指令。这条指令要经过经典控制链路：解码器→控制器→脉冲发生器→量子芯片。每一跳都有固定延迟和抖动。假设经典链路总延迟 0.5 μs、抖动 ±0.1 μs，而修正窗口只有 1 μs，那么抖动就吃掉了 20% 的预算。更麻烦的是，修正指令往往依赖“当前周期”的测量结果，而测量结果本身有读出延迟，形成“测量延迟 + 解码延迟 + 反馈延迟”的串联。

调度上的应对是把反馈分成“快路径”和“慢路径”：快路径处理单比特翻转等简单修正，走硬件直连、固定延迟；慢路径处理需要重算的复杂修正，走软件队列。两条路径共享同一套时间基准，调度器必须保证快路径的指令不被慢路径阻塞。实际实现中常用“时间戳对齐”：每个测量结果打上周期编号，修正指令也带周期编号，控制器只接受与当前周期匹配的指令，过期指令直接丢弃并记录为“反馈丢失事件”。

四、资源竞争与并行调度：多个逻辑比特抢同一套硬件

当芯片上有多个逻辑比特时，它们共享测量读出线、解码器算力、控制脉冲通道。若两个逻辑比特的纠错周期在时间上完全重叠，读出线就会冲突，解码器队列也会拥塞。调度器需要做“周期相位错开”：把不同逻辑比特的测量窗口在时间轴上错开半个周期或四分之一周期，使读出和解码负载平滑。这类似于通信系统中的时分复用。

并行调度的另一个维度是“门操作与纠错的交错”。逻辑门执行期间，纠错不能完全停摆，否则错误累积；但纠错测量又会干扰门操作。常见做法是把逻辑门安排在纠错周期的“保护间隙”内，或采用“门期间只做部分稳定子测量”的降级模式。调度器要维护一张资源占用表，记录每个时间片上读出线、解码器、脉冲通道的占用情况，并据此决定新任务能否插入。

五、把五个挑战落到一张调度表上

实际工程中，调度器通常维护一张“周期调度表”，字段包括：周期编号、测量窗口起止、解码任务入队时间、最大允许滞后、反馈指令截止时间、读出线占用、解码器占用、脉冲通道占用。下面给出一个可参考的示例结构（参数为教学假设）：

周期编号 | 测量窗口      | 解码入队 | 反馈截止 | 读出线 | 解码器 | 脉冲通道
---------|---------------|----------|----------|--------|--------|----------
  k      | 0.0–0.4 μs    | 0.45 μs  | 0.9 μs   |  A     |  A     |  A
  k+1    | 0.5–0.9 μs    | 0.95 μs  | 1.4 μs   |  B     |  B     |  B
  k+2    | 1.0–1.4 μs    | 1.45 μs  | 1.9 μs   |  A     |  A     |  门操作

判断调度是否健康，可以看三个指标：反馈截止违约次数（应为 0）、解码队列最大深度（应小于允许滞后 L）、读出线冲突次数（应为 0）。若违约次数上升，优先检查测量窗口是否过长或解码器是否过载；若队列深度持续逼近 L，说明解码吞吐不足，需要增加解码并行度或降低码距；若读出线冲突，则调整逻辑比特的周期相位。

综上，纠错周期调度的难点不在于单个环节有多快，而在于测量、解码、反馈、资源四者在同一时间轴上互相牵制。实时综合征提取决定了预算的上限，解码器吞吐决定了滞后的深度，反馈时序决定了修正能否生效，资源竞争与并行调度决定了多个逻辑比特能否共存。把这四者用统一的周期编号和时间戳对齐，并用调度表显式管理，才能让纠错闭环稳定运转。