3. 延迟预算的构成与度量

在量子纠错周期调度中，“延迟”不是单一数字，而是一条从物理层一路传导到逻辑层的预算链。要判断一个逻辑操作能否在给定时间内完成，必须先把总延迟拆成可度量、可归因的分项，再检查各分项之间是否满足约束。本节围绕这条分解链展开：先说明延迟预算由哪些部分构成，再给出关键指标的定义与度量方式，最后讨论三者之间的约束关系。

一、延迟预算的分解结构

一次逻辑操作（例如一次逻辑测量或一次格点手术）的端到端延迟，可以按发生顺序分解为若干段。以表面码中一次逻辑测量为例，其延迟预算大致包含：

• 物理门延迟：单次单比特门、双比特门、测量与重置的硬件执行时间。它决定了单个纠错周期的时间下界。
• 周期时间：一个完整的稳定子测量轮次所需时间，通常由“重置—纠缠门—测量”序列中最慢的一环决定，并受并行调度能力约束。
• 解码延迟：从探测器数据（syndrome）产生，到解码器输出修正建议所需的时间。它随码距、解码算法与硬件实现而变化。
• 反馈延迟：解码结果送达并作用于后续操作（如条件 Pauli 修正、后续门的选择）所需的通信与控制时间。
• 逻辑操作延迟：上述各段在逻辑层叠加后的总时间，是调度器真正需要满足的预算上限。

需要强调的是，这些分项并非简单相加就完事。物理门延迟与周期时间之间存在“最慢环节决定节拍”的关系；解码延迟与反馈延迟则常常与周期时间重叠，能否重叠取决于流水线设计。因此，延迟预算的度量必须区分“串行段”和“可重叠段”。

二、关键指标的度量方式

周期时间 T 的度量相对直接：取一个稳定子测量轮次中，从重置脉冲开始到测量读出完成的时间。工程上常用“最慢门 + 固定开销”估算，例如双比特门 40 ns、测量与重置各 300 ns、控制开销 100 ns，则单轮约 740 ns 量级（此处为示例假设值，非实测）。若存在并行调度，T 取各并行支路的最大值而非总和。

解码延迟 D 需要区分算法时间与实现时间。算法时间随码距 d 增长，常见匹配类解码器在 d=5 到 d=15 区间大致呈多项式增长；实现时间则受数据搬运、并行度与硬件加速影响。度量时应固定码距与探测器数量，记录“syndrome 就绪到修正建议输出”的墙钟时间，并取分位数而非平均值，因为调度关心的是最坏情况。

反馈延迟 F 包括解码结果打包、传输到控制单元、转换为脉冲级指令并生效的时间。它往往被低估：在模块化系统中，跨模块通信可能引入数百纳秒到微秒级延迟。度量方式是打时间戳，比较“修正建议输出时刻”与“修正脉冲实际施加时刻”。

三、约束关系与预算分配

三者之间最核心的约束是：解码与反馈必须在下一次依赖它们的操作之前完成。若逻辑操作允许跨越 k 个纠错周期再读取结果，则约束可写为 D + F ≤ k·T。k 越小，对 D 与 F 的要求越苛刻；k 增大虽放宽约束，却直接拉长逻辑操作延迟 L。这就是延迟预算中的基本权衡。

实际分配预算时，建议按以下顺序推进：先由硬件参数确定 T 的下界；再根据目标码距与解码器实现估算 D 的最坏分位；然后测量 F；最后反推可支持的 k，并检查 L 是否满足上层算法的时间要求。若 D + F 已接近 T，则应优先考虑流水线化解码（让解码与下一轮测量重叠），而不是一味增大 k。

四、一个预算核算示例

假设某表面码方案：T = 800 ns，目标码距 d=7，解码器 P99 延迟 D = 2.4 μs，反馈延迟 F = 0.3 μs。则 D + F = 2.7 μs，约等于 3.4 个周期，故 k 至少取 4。若上层算法要求逻辑测量在 3 μs 内完成，则当前配置不满足，需要压缩 D（如提高解码并行度）或将 k 降至 3 并接受更紧的解码时限。这个核算过程说明：延迟预算不是事后统计，而是设计阶段就要闭合的约束。

综上，延迟预算的度量要点在于：把物理门延迟、周期时间、解码延迟、反馈延迟分别量化，明确哪些段可重叠，再用 D + F ≤ k·T 检查约束是否成立，最终以逻辑操作延迟 L 作为对外承诺的指标。只有这条分解链清晰，后续的周期调度才有可靠的输入。