3. 量子光路中的串扰物理机制

在集成量子光路中，串扰并不是单一现象，而是多种物理机制在不同尺度上叠加的结果。它既可能来自光场在波导之间的残余耦合，也可能来自交叉波导处的散射与模式失配，还可能由电学信号与热场在芯片衬底中的扩散引起。理解这些机制的成因，是设计低串扰量子芯片、评估量子态保真度以及判断片上双光子干涉质量的前提。

一、定向耦合器残余耦合

定向耦合器是集成量子光路中最常用的分束与路由器件。理想情况下，当耦合区长度精确等于耦合长度时，光功率可完全从一个波导转移到另一个波导；当耦合长度取半时，可实现 50:50 分束。然而在实际器件中，耦合区长度、波导间距、刻蚀深度和侧壁粗糙度都存在工艺偏差，导致耦合系数偏离设计值。此时，本应完全隔离的端口仍会残留一部分光场，形成残余耦合。

残余耦合的典型表现是：在“直通”状态下，输出端仍出现约 -20 dB 至 -30 dB 的泄漏光；在“交叉”状态下，目标端口功率不足，非目标端口出现额外光子。对于量子应用，这种残余耦合会引入路径信息，使干涉可见度下降。例如，在 Mach-Zehnder 干涉仪中，若两臂分束器存在 1% 的残余耦合，双光子干涉的 Hong-Ou-Mandel 凹陷深度可能从理论上的 100% 降至约 96% 以下。

二、波导间倏逝场耦合

当两根波导平行且间距较小时，模式场在包层中发生重叠，能量通过倏逝场在波导间周期性地交换。这种耦合强度随间距呈指数衰减，通常可写为 κ(d) = κ₀ exp(-d/d₀)，其中 d 为波导间距，d₀ 为模式衰减长度，典型值在 0.5～2 μm 之间。若间距从 1 μm 增大到 3 μm，耦合系数可能下降两个数量级。

在量子光路中，波导间耦合既可能是有意设计的（如定向耦合器、耦合谐振器），也可能是无意的（如布线密集区域）。无意耦合会导致相邻量子通道之间发生光子泄漏，尤其在多路单光子源或密集波分复用结构中，串扰会显著降低通道隔离度。设计时通常要求相邻波导间距大于 3～5 μm，或在中间加入隔离槽、深槽或金属吸收层，以抑制倏逝场耦合。

三、交叉波导串扰

交叉波导用于将光信号从一层路由到另一层，或在同一层内实现多路交叉。理想交叉应具有 100% 直通率，但实际交叉区域存在模式失配、散射损耗和反射。交叉角度越小，模式重叠越严重，串扰越大；交叉角度越大，散射损耗越大。典型硅基交叉波导在 90° 交叉时，插入损耗约 0.05～0.2 dB，串扰约 -30～-40 dB；若交叉角减小到 30°，串扰可能恶化到 -15 dB 以上。

交叉波导串扰对量子态的影响表现为：路径模式发生微小混合，导致量子态在传输过程中发生退相干。对于双光子干涉实验，交叉串扰会引入额外的路径区分度，使干涉条纹对比度下降。若交叉串扰为 -20 dB，即约 1% 的场泄漏，双光子干涉可见度可能下降 2%～5%。

四、电学串扰与热串扰

电学串扰主要来自调制器、探测器或加热电极之间的电容耦合与电感耦合。当相邻电极间距较小时，驱动信号会通过寄生电容耦合到邻近通道，导致相位调制器误动作或探测器误计数。在量子光路中，电学串扰可能表现为：一个通道的调制电压变化引起相邻通道相位漂移，进而改变干涉路径的相位差。

热串扰则来自加热器、激光器或探测器产生的焦耳热在衬底中的扩散。硅的热光系数约为 1.8×10⁻⁴ /K，温度变化 1 K 可引起约 0.1 nm 的波长漂移或约 0.01π 的相位变化。若两个加热器间距小于 20 μm，热串扰可能达到 10%～30%，导致相邻通道的相位不稳定。对于片上量子逻辑门，热串扰会破坏相位匹配条件，使门保真度下降。

五、串扰对量子态保真度的影响

量子态保真度衡量实际输出态与理想目标态之间的接近程度。串扰通过两种方式降低保真度：一是引入额外的路径振幅，使输出态偏离目标态；二是引入相位噪声，使量子态的相位关系发生随机漂移。对于单光子态，若串扰幅度为 ε，则保真度近似为 F ≈ 1 - ε²/2。当 ε = 0.1（即 -20 dB）时，F ≈ 0.995；当 ε = 0.3（约 -10 dB）时，F ≈ 0.955。对于多光子纠缠态，串扰的影响会随光子数增加而累积，保真度下降更快。

六、串扰对双光子干涉的影响

双光子干涉是片上量子光路的核心功能之一，典型表现为 Hong-Ou-Mandel 干涉。理想情况下，两个不可区分的光子同时进入 50:50 分束器时，会在输出端发生聚束，符合计数率降为零。若分束器存在残余耦合或交叉串扰，两光子路径的不可区分性被破坏，符合计数率不再降为零，干涉可见度 V 下降。可见度与串扰的关系可近似表示为 V ≈ 1 - 2ε²。当 ε = 0.05 时，V ≈ 0.995；当 ε = 0.15 时，V ≈ 0.955。对于片上量子逻辑门，如受控相位门，串扰会引入额外的相位误差，使门保真度下降。

七、串扰抑制与设计权衡

抑制串扰需要从版图、工艺和电路三个层面协同考虑。在版图层，增大波导间距、采用深槽隔离、优化交叉角度、增加接地屏蔽，均可有效降低光串扰与电串扰。在工艺层，提高刻蚀均匀性、降低侧壁粗糙度、控制热氧化厚度，可减小残余耦合与散射。在电路层，采用差分驱动、降低调制电压摆幅、增加热隔离槽，可抑制电学串扰与热串扰。

然而，抑制串扰往往以面积、功耗或复杂度为代价。例如，将波导间距从 2 μm 增大到 5 μm，耦合系数可下降约一个数量级，但芯片面积可能增加 30% 以上。因此，设计时需要在串扰指标、集成密度和功耗之间进行权衡。对于量子光路，通常要求通道隔离度优于 -30 dB，热串扰引起的相位漂移小于 0.01π，电学串扰引起的相位误差小于 0.005π，才能保证量子态保真度和双光子干涉可见度满足应用需求。